[发明专利]3DES对称加解密方法、系统及计算机可读存储介质

权利要求书

1.一种面向CPU+FPGA异构加速平台的3DES对称加解密方法，其特征在于，包括：

主机端将待加密数据集或待解密数据集发送至FPGA板卡的DDR内存，并设置FPGA端运行所需的参数信息；其中，所述待加密数据集包括分组的明文数据和加密密钥数据，所述待解密数据集包括分组的密文数据和解密密钥数据；

所述FPGA端根据所述参数信息，对所述待加密数据集进行3DES对称加密计算，或对所述待解密数据集进行3DES对称解密计算，并将获取的加密密文数据或解密明文数据存储至所述DDR内存；

所述主机端从所述DDR内存获取所述加密密文数据或所述解密明文数据。

2.根据权利要求1所述的面向CPU+FPGA异构加速平台的3DES对称加解密方法，其特征在于，所述FPGA端根据所述参数信息，对所述待加密数据集进行3DES对称加密计算，或对所述待解密数据集进行3DES对称解密计算，包括：

所述FPGA端利用OpenCL语言实现的3DES对称加解密内核，根据所述参数信息对所述待加密数据集进行3DES对称加密计算，或对所述待解密数据集进行3DES对称解密计算。

3.根据权利要求2所述的面向CPU+FPGA异构加速平台的3DES对称加解密方法，其特征在于，所述FPGA端利用OpenCL语言实现的3DES对称加解密内核，根据所述参数信息对所述待加密数据集进行3DES对称加密计算，包括：

所述FPGA端将所述待加密数据集从所述DDR内存批量读取至片上缓存；

对分组的所述明文数据进行并行和流水化的迭代混淆和扩散操作，获取所述加密密文数据。

4.根据权利要求1至3任一项所述的面向CPU+FPGA异构加速平台的3DES对称加解密方法，其特征在于，还包括：

所述主机端创建与所述FPGA端进行数据通信的缓存，并将所述缓存存放在所述DDR内存上。

5.一种面向CPU+FPGA异构加速平台的3DES对称加解密系统，其特征在于，包括：

主机端，用于将待加密数据集或待解密数据集发送至FPGA板卡的DDR内存，并设置FPGA端运行所需的参数信息；从所述DDR内存获取加密密文数据或解密明文数据；其中，所述待加密数据集包括明文数据和加密密钥数据，所述待解密数据集包括密文数据和解密密钥数据；

所述FPGA端，用于根据所述参数信息，对所述待加密数据集进行3DES对称加密计算，或对所述待解密数据集进行3DES对称解密计算，并将获取的所述加密密文数据或所述解密明文数据存储至所述DDR内存。

6.根据权利要求5所述的面向CPU+FPGA异构加速平台的3DES对称加解密系统，其特征在于，所述FPGA端具体用于利用OpenCL语言实现的3DES对称加解密内核，根据所述参数信息对所述待加密数据集进行3DES对称加密计算，或对所述待解密数据集进行3DES对称解密计算。

7.根据权利要求5或6所述的面向CPU+FPGA异构加速平台的3DES对称加解密方法，其特征在于，所述主机端还用于创建与所述FPGA端进行数据通信的缓存，并将所述缓存存放在所述DDR内存上。

8.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至4任一项所述的面向CPU+FPGA异构加速平台的3DES对称加解密方法的步骤。