[发明专利]3DES对称加解密方法、系统及计算机可读存储介质

说明书

技术领域

本发明涉及可重构计算技术领域，特别涉及一种面向CPU+FPGA异构加速平台的3DES对称加解密方法、系统及计算机可读存储介质。

背景技术

随着信息时代数据量的暴增，信息和数据的隐私安全成为各商业领域内最有价值的资产。各商业公司会对自己领域内的数据从系统准入到数据读取都会做严格的信息保护。数据加密就是对信息进行保护的一种有效手段，能够阻止非授权用户的读取和传播。

对称加密算法是应用较早的加密算法，技术成熟。在对称加密算法中，数据发信方将明文(原始数据)和加密密钥一起经过特殊加密算法处理后，使其变成复杂的加密密文发送出去。收信方收到密文后，若想解读原文，则需要使用加密用过的密钥及相同算法的逆算法对密文进行解密，才能使其恢复成可读明文。在对称加密算法中，使用的密钥只有一个，发收信双方都使用这个密钥对数据进行加密和解密，这就要求解密方事先必须知道加密密钥。

3DES(TripleData Encryption Standard，3层数据加密标准)是DES(数据加密标准)向AES(Advanced Encryption Standard，高级加密标准)过渡的加密算法，它使用3条56位的密钥对数据进行三次加密。是DES的一个更安全的变形。它以DES为基本模块，通过组合分组方法设计出分组加密算法。比起最初的DES，3DES更为安全。3DES使用两个密钥，执行三次DES算法，加密的过程是加密-解密-加密，解密的过程是解密-加密-解密。

现有技术中，对数据的加密和解密过程需要一定的计算资源，尤其是在数据暴增、响应时间有限的条件下，能够以最快的速度满足用户对数据的存取响应成为一项严峻的挑战。因此，如何提高3DES对称加密和解密的速度，是现今急需解决的问题。

发明内容

本发明的目的是提供一种面向CPU+FPGA异构加速平台的3DES对称加解密方法、系统及计算机可读存储介质，以利用FPGA(Field-Programmable Gate Array，现场可编程门阵列)对3DES对称加密和解密的核心算法的性能加速，提高3DES对称加密和解密的执行性能。

为解决上述技术问题，本发明提供一种面向CPU+FPGA异构加速平台的3DES对称加解密方法，包括：

主机端将待加密数据集或待解密数据集发送至FPGA板卡的DDR内存，并设置FPGA端运行所需的参数信息；其中，所述待加密数据集包括分组的明文数据和加密密钥数据，所述待解密数据集包括分组的密文数据和解密密钥数据；

所述FPGA端根据所述参数信息，对所述待加密数据集进行3DES对称加密计算，或对所述待解密数据集进行3DES对称解密计算，并将获取的加密密文数据或解密明文数据存储至所述DDR内存；

所述主机端从所述DDR内存获取所述加密密文数据或所述解密明文数据。

可选的，所述FPGA端根据所述参数信息，对所述待加密数据集进行3DES对称加密计算，或对所述待解密数据集进行3DES对称解密计算，包括：

所述FPGA端利用OpenCL语言实现的3DES对称加解密内核，根据所述参数信息对所述待加密数据集进行3DES对称加密计算，或对所述待解密数据集进行3DES对称解密计算。

可选的，所述FPGA端利用OpenCL语言实现的3DES对称加解密内核，根据所述参数信息对所述待加密数据集进行3DES对称加密计算，包括：

所述FPGA端将所述待加密数据集从所述DDR内存批量读取至片上缓存；

对分组的所述明文数据进行并行和流水化的迭代混淆和扩散操作，获取所述加密密文数据。

可选的，该方法还包括：

所述主机端创建与所述FPGA端进行数据通信的缓存，并将所述缓存存放在所述DDR内存上。

本发明还提供了一种面向CPU+FPGA异构加速平台的3DES对称加解密系统，包括：

主机端，用于将待加密数据集或待解密数据集发送至FPGA板卡的DDR内存，并设置FPGA端运行所需的参数信息；从所述DDR内存获取加密密文数据或解密明文数据；其中，所述待加密数据集包括明文数据和加密密钥数据，所述待解密数据集包括密文数据和解密密钥数据；

所述FPGA端，用于根据所述参数信息，对所述待加密数据集进行3DES对称加密计算，或对所述待解密数据集进行3DES对称解密计算，并将获取的所述加密密文数据或所述解密明文数据存储至所述DDR内存。