[发明专利]半导体元件的精细线图案形成方法

说明书

本发明公开了一种半导体元件的精细线图案形成方法，包含：在设置于目标层上的至少一个硬遮罩层上形成多个线性核心结构；在线性核心结构的侧壁上形成多个第一间隔物；移除线性核心结构；在第一间隔物的侧壁上形成多个第二间隔物；蚀刻硬遮罩层由第一间隔物与第二间隔物所暴露出的多个暴露部位；以及移除第一间隔物与第二间隔物。借此，本发明的半导体元件的精细线图案形成方法可有效地形成具有小于光刻工艺设备的最小分辨率的狭小间距的精细线图案。

技术领域

本发明是有关于一种半导体元件的精细线图案形成方法。

背景技术

随着半导体元件的集成度的增加，用于形成具有小于光刻工艺的最小分辨率的间距或直径的精细线图案的各种双重图案化技术(Double Patterning Techniques,DPT)已被发展出。

一般来说，有两种主要的双重图案化技术：LELE(Litho-Etch-Litho-Etch)双重图案化技术和自对准双重图案化(Self-Aligned Double Patterning,SADP)技术。在过程开发和设计流程实施方面，LELE双重图案化技术比SADP技术成熟得多，而SADP技术具有比LELE双重图案化技术更强的扩展潜力，因为其尖端-尖端(tip-tip)和尖端-侧(tip-side)的设计规则较小，以及其内在的自对准属性。

发明内容

有鉴于此，本发明的一目的在于提出一种半导体元件的精细线图案形成方法。

为了达到上述目的，依据本发明的一实施方式，一种精细线图案形成方法包含：在设置于目标层上的至少一个硬遮罩层上形成多个线性核心结构；在线性核心结构的侧壁上形成多个第一间隔物；移除线性核心结构；形成多个第二间隔物于第一间隔物的侧壁上；蚀刻硬遮罩层由第一间隔物与第二间隔物所暴露出的多个暴露部位；以及移除第一间隔物与第二间隔物。

在一个或多个实施方式中，前述形成线性核心结构的步骤包含：在硬遮罩层上等距地形成线性核心结构，其中线性核心结构的线宽实质上等于线性核心结构的线节距的一半。

在一个或多个实施方式中，前述半导体元件的精细线图案形成方法进一步包含：在形成第一间隔物的步骤之前，修整线性核心结构，其中经修整的线性核心结构的线宽小于线节距的一半。

在一个或多个实施方式中，前述经修整的线性核心结构的线宽等于或大于线节距的四分之一。

在一个或多个实施方式中，前述线性核心结构沿着第一方向延伸，并沿着第二方向排列。

在一个或多个实施方式中，前述第一方向垂直于第二方向。

在一个或多个实施方式中，前述第一间隔物与第二间隔物形成多个岛状结构。每个岛状结构具有两线图案。线图案沿着第一方向延伸，并沿着第二方向排列。线图案的线宽大于岛状结构中的任意两个相邻者之间的距离。

在一个或多个实施方式中，前述线图案的线宽等于或大于线节距的四分之一。

在一个或多个实施方式中，前述形成第一间隔物的步骤包含：形成第一间隔层于硬遮罩层的顶面、线性核心结构的侧壁以及线性核心结构的顶面；以及移除第一间隔层位于硬遮罩层的顶面上以及线性核心结构的顶面上的部位，以保留第一间隔层位于线性核心结构的侧壁上的部位。

在一个或多个实施方式中，前述形成第二间隔物的步骤包含：在硬遮罩层的顶面、第一间隔物的侧壁以及第一间隔物的顶面形成第二间隔层；以及移除第二间隔层位于硬遮罩层的顶面上以及第一间隔物的顶面上的部位，以保留第二间隔层位于第一间隔物的侧壁上的部位。

在一个或多个实施方式中，前述第一间隔物的厚度大于第二间隔物的厚度。

在一个或多个实施方式中，前述蚀刻的步骤包含蚀刻暴露部位，直到目标层由硬遮罩层所暴露出。