[发明专利]功率金属氧化物半导体场效晶体管

说明书

本发明公开一种功率金属氧化物半导体场效晶体管，包括第一晶体管与第二晶体管。第一晶体管与第二晶体管分别包括以下构件。阱区位于基底结构中。沟槽式栅极设置于阱区中。多个第一掺杂区设置于沟槽式栅极两侧的阱区中。第一金属层设置于基底结构的第一表面上，且电连接于第一掺杂区。第二掺杂区设置于基底结构中。第二金属层设置于基底结构的相对于第一表面的第二表面上，且电连接于第二掺杂区。第一晶体管的阱区与第二晶体管的阱区彼此分离。第一晶体管与第二晶体管共用第二掺杂区与第二金属层。所述功率金属氧化物半导体场效晶体管可仅使用位于相同表面上的金属层来完成电性测试。

技术领域

本发明涉及一种晶体管，且特别是涉及一种功率金属氧化物半导体场效晶体管(power metal oxide semiconductor field effect transistor(power MOSFET))。

背景技术

在对功率金属氧化物半导体场效晶体管进行电性测试时，会在功率金属氧化物半导体场效晶体管的正面电极与背面电极施加电压来进行电性测试。

在通过晶片薄化来降低功率损耗、提升省电效果与降低阻值的趋势下，薄化的晶片容易产生弯曲，所以会在薄化的晶片的背面贴胶来抑制晶片形变。

因此，薄化的晶片将无法通过传统测试方法在晶片阶段(wafer stage)对功率金属氧化物半导体场效晶体管进行测试，必须到封装阶段(package stage)才能进行测试。如此一来，将会增加在对功率金属氧化物半导体场效晶体管进行测试时的循环时间(cycletime)与测试成本。

发明内容

本发明提出一种功率金属氧化物半导体场效晶体管，其可仅使用位于相同表面上的金属层来完成电性测试。

本发明提供一种功率金属氧化物半导体场效晶体管，包括第一晶体管与第二晶体管。第一晶体管与第二晶体管分别包括基底结构、阱区、至少一个沟槽式栅极、多个第一掺杂区、第一金属层、第二掺杂区与第二金属层。基底结构具有第一导电型。阱区具有第二导电型，且位于基底结构中。沟槽式栅极设置于阱区中。第一掺杂区具有第一导电型，且设置于沟槽式栅极两侧的阱区中。第一金属层设置于基底结构的第一表面上，且电连接于第一掺杂区。第二掺杂区具有第一导电型，且设置于阱区下方的基底结构中。第二金属层设置于基底结构的相对于第一表面的第二表面上，且电连接于第二掺杂区。第一晶体管的阱区与第二晶体管的阱区彼此分离。第一晶体管与第二晶体管共用第二掺杂区与第二金属层。

依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，沟槽式栅极可电性绝缘于阱区、第一掺杂区与第一金属层。

依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，还可包括隔离结构。隔离结构设置于第一晶体管与第二晶体管之间。隔离结构将第一晶体管与第二晶体管之间相邻的第一掺杂区进行隔离，且将第一晶体管的第一金属层与第二晶体管的第一金属层进行隔离。

依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，隔离结构可包括场氧化层与第一介电层中的至少一者。

依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，在进行电性测试时，第一晶体管与第二晶体管之间的电流路径可包括在阱区与基底结构之间的正向偏压(forward bias)。

依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，在进行电性测试时，第一晶体管与第二晶体管之间的电流路径可包括在阱区与基底结构之间的正向偏压与反向偏压(reverse bias)。

依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，第一晶体管的阱区与第二晶体管的阱区之间的距离可大于基底结构与第二金属层的总厚度。

依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，第一晶体管与第二晶体管可并联连接。