[发明专利]存储器模块和用于存储器模块的处理数据缓冲器

说明书

提供了存储器模块和用于存储器模块的处理数据缓冲器。存储器模块包括存储器装置、命令/地址缓冲装置和处理数据缓冲器。存储器装置包括：存储器单元阵列；第一输入/输出端子组，每个端子被配置为接收第一命令/地址位；第二输入/输出端子组，每个端子被配置为接收数据位和第二命令/地址位两者。命令/地址缓冲装置被配置为向第一输入/输出端子组输出第一命令/地址位。处理数据缓冲器被配置为向第二输入/输出端子组输出数据位和第二命令/地址位。存储器装置被配置为使得第一命令/地址位、第二命令/地址位和数据位均用来访问存储器单元阵列。

技术领域

本发明构思的示例实施例涉及半导体存储器装置，更具体地，涉及具有处理器模式的存储器模块和包括存储器模块的存储器系统。

背景技术

在传统的计算系统架构中，指令(或程序)和数据被存储在与主机处理器分隔开的存储器装置中，指令和数据应该从存储器装置传输到主机处理器以基于指令对数据执行数据处理。因此，尽管主机处理器的处理速度已经提高，但存储器装置和主机处理器之间的数据传输速率会成为性能改善的瓶颈，因此计算系统的吞吐量会受限制。为了解决这个问题，已经开发了处理器逻辑紧密结合到存储器单元的存储器内处理(PIM)装置。PIM装置可以改善数据处理速度和数据传输速率。

发明内容

一些示例实施例提供了一种存储器模块，该存储器模块可以符合存储器模块标准并且可以在不对存储器装置进行结构上的改变的情况下以存储器内处理架构来实现。

一些示例实施例提供了一种包括该存储器模块的存储器系统。

在一些实施例中，存储器模块包括存储器装置、命令/地址缓冲装置和处理数据缓冲器。存储器装置包括存储器单元阵列；第一输入/输出端子组，每个端子被配置为接收第一命令/地址位；第二输入/输出端子组，每个端子被配置为接收数据位和第二命令/地址位两者。命令/地址缓冲装置被配置为向第一输入/输出端子组输出第一命令/地址位。处理数据缓冲器被配置为向第二输入/输出端子组输出数据位和第二命令/地址位。存储器装置被配置为使得第一命令/地址位、第二命令/地址位和数据位均用来访问存储器单元阵列。

在一些实施例中，存储器模块包括多个存储器装置、命令/地址缓冲装置和多个处理数据缓冲器。所述多个存储器装置中的每个包括：存储器单元阵列；第一输入/输出端子组，每个端子被配置为接收第一命令/地址位；第二输入/输出端子组，每个端子被配置为接收数据位。命令/地址缓冲装置被配置为向第一输入/输出端子组输出第一命令/地址位。所述多个处理数据缓冲器中的每个被配置为在用作各个存储器装置的数据缓冲器和用作对从所述各个存储器装置接收的数据执行处理操作的处理器之间切换。

在一些实施例中，用于存储器模块的处理数据缓冲器包括：数据缓冲器部分；处理器部分；选择电路，连接到数据缓冲器部分和处理器部分并且被配置为在数据缓冲器部分和处理器部分之间进行选择；多条第一输入/输出线，连接在选择电路和数据缓冲器部分之间；多条第二输入/输出线，连接在选择电路和处理器部分之间；第一输入/输出端子组，连接到数据缓冲器部分并用来与处理数据缓冲器的外部进行通信；第二输入/输出端子组，连接到选择电路并用来与处理数据缓冲器的外部进行通信。