[发明专利]一种高维持电压可控硅静电防护器件

说明书

技术领域

本发明专利涉及静电防护领域，特别涉及一种高维持电压可控硅静电防护器件。

背景技术

半导体的发展一直遵循摩尔定律，工艺制程越来越先进，芯片尺寸越来越小，芯片的集成度越来越高，高度集成和小尺寸给芯片自身带来的是越来越差的静电放电防护能力，而外界环境中所产生的静电并未减少，故集成电路因外界静电而损伤的情形愈发严重。因此静电放电（Electro-Static Discharge，ESD）防护在现今集成电路的设计中占据了一个重要的地位，它是当今IC设计中的一个不可忽视的难点问题，也是IC可靠性的重要评估因素之一。据美国某半导体公司数据统计表明，现今集成电路失效产品中，有38%是来自于ESD、EOS（Electrostatic-Discharge/ Electrical-over-stress）的失效。

常用的ESD防护器件有二极管、三极管、场效应晶体管及其拓展结构GGNMOS（栅接地的NMOS）、GDPMOS（栅接高电位的PMOS）。二极管、三极管、场效应晶体管具有低泄放能力、较大的版图面积和容易被ESD产生的应力（电压）击穿栅氧化层等缺点，可控硅器件（Silicon Controlled Rectifier，SCR）因其高鲁棒性、深骤回、电流泄放能力强、单位面积泄放效率高以及导通电阻小等优点被越来越广泛使用，并且能够在通用的半导体平面工艺上以较小的芯片面积来达成较高的静电防护等级，从而降低芯片的成本。因此，SCR在ESD防护领域成为了主流结构。

如图1所示，图1所示为一种经典结构的SCR剖面图，其等效电路如图2所示。当ESD事件发生在阳极上时，阴极接地，ESD电流在阳极上产生的电压会导致N阱和P阱形成的反向PN结形成雪崩击穿，当雪崩击穿所产生的载流子在RP和Rn两个阱电阻上形成三极管基极-发射极结上的压降，进而导致两个三极管都开启，然后在这两个三极管的正反馈作用下，泄放电流。

SCR的深骤回导致其呈现低维持电压（Holding Voltage）、高触发电压的器件特性。高触发电压容易让内核电路的栅氧被击穿，导致内核电路失效。而低维持电压则会增加内核电路进入闩锁区域的风险。

高触发电压的问题可以通过击穿面工艺层次的选择、击穿面结构的变化来解决，例如改进型横向SCR(Modified Lateral SCR)通过增加跨阱注入改变击穿面结构来降低触发电压。低维持电压问题通常通过两个方面来解决：1、提高维持电流，如LVTSCR（图3），较高的维持电流能减小闩锁出现的可能；2、提高维持电压，如在阴极和阳极间嵌入P+与N+的HHVSCR（High Holding Voltage SCR）（图4）。这两类方法都需要增加器件结构，导致器件面积增大。

从上述分析可知，SCR器件若要能在不同工艺下作为片上集成防护器件使用，主要是需要解决其深骤回带来的低维持电压问题，并在尽量不增加其版图面积的基础上提高维持电压，以获得更好的器件性能。

发明内容

为了解决上述技术问题，本发明提供一种结构简单、能够在不增加SCR器件面积的同时提高SCR的维持电压的可控硅静电防护器件。

本发明解决上述问题的技术方案是：一种高维持电压可控硅静电防护器件，包括P型衬底；P型衬底内从左至右设有N型深阱和P型深阱，且N型深阱和P型深阱连接在一起；所述N型深阱设有纵向排列的第一P+注入区和第一N+注入区，且第一N+注入区位于第一P+注入区正前方；所述P型深阱设有纵向排列的第二P+注入区和第二N+注入区，且第二N+注入区位于第二P+注入区正前方；所述第一P+注入区与第一N+注入区连接阳极，第二P+注入区和第二N+注入区连接阴极。

上述高维持电压可控硅静电防护器件，所述P型衬底接地。

上述高维持电压可控硅静电防护器件，当所述第一P+注入区、第一N+注入区的长度和第一P+注入区与第一N+注入区之间的间距的比值为5：2；第二P+注入区、第二N+注入区的长度和第二P+注入区与第二N+注入区之间的间距的比值为5：2时，可控硅静电防护器件的维持电压最高。