[发明专利]可编程时钟分频器

权利要求书

1.一种电路，包括：

输入时钟端子；

输出时钟端子；

第一输入数据端子；

具有特定端子数的输入数据端子集合，其中所述特定端子数大于或等于1，所述第一输入数据端子被排除在所述输入数据端子集合之外；

二分频块，其输出耦合到所述输出时钟端子；

模块化的单触发时钟分频器，耦合在所述输入时钟端子与所述二分频块的输入之间，所述模块化的单触发时钟分频器还耦合到所述输入数据端子集合；以及

中间时钟生成块，耦合在所述输入时钟端子与所述模块化的单触发时钟分频器之间，所述中间时钟生成块包括：

第一数字逻辑块，耦合在所述输入时钟端子与所述模块化的单触发时钟分频器之间，所述第一数字逻辑块还耦合到所述第一输入数据端子，以及

时钟阻止块，其一个输入耦合到所述二分频块的输出，其另一输入耦合到所述模块化的单触发时钟分频器的输出，并且其输出耦合到所述第一数字逻辑块。

2.根据权利要求1所述的电路，其中所述二分频块包括D触发器。

3.根据权利要求1所述的电路，其中所述输入时钟端子被配置为接收在1GHz到10GHz范围内的时钟信号。

4.根据权利要求1所述的电路，其中

所述第一数字逻辑块被配置为生成第一中间时钟，

所述模块化的单触发时钟分频器包括第一二/三分频块，

所述第一二/三分频块被配置为接收所述第一中间时钟，以及

所述二分频块被配置为生成具有基本上50％的占空比的时钟信号。

5.根据权利要求4所述的电路，其中所述第一二/三分频块包括被配置为接收所述第一中间时钟的至多两个触发器。

6.根据权利要求4所述的电路，其中所述模块化的单触发时钟分频器还包括耦合到所述第一二/三分频块的第二二/三分频块。

7.根据权利要求6所述的电路，其中所述第一二/三分频块和所述第二二/三分频块相同。

8.根据权利要求1所述的电路，其中所述时钟阻止块包括触发器。

9.一种用于生成输出时钟的方法，包括：

接收具有多个时钟脉冲的输入时钟；

接收具有包括最低有效位和多个最高有效位的特定位数的配置字，其中所述配置字的最高有效位的数目具有第一十进制等值数；

基于所述输入时钟来生成第一中间时钟，所述第一中间时钟具有多个时钟脉冲；

对于每第一十进制等值数个第一中间时钟脉冲，生成具有单触发脉冲的第二中间时钟，其中所述单触发脉冲包括从第一状态到第二状态的转变以及从所述第二状态到所述第一状态的转变；以及

对于每个单触发脉冲，生成在第一状态与第二状态之间切换的输出时钟，其中

当所述配置字的最低有效位具有第一逻辑值时，生成所述第一中间时钟包括每当所述输入时钟脉动时生成时钟脉冲，以及

当所述配置字的最低有效位具有不同于所述第一逻辑值的第二逻辑值时，生成所述第一中间时钟包括每当以下情况时生成时钟脉冲：

所述第二中间时钟处于所述第二状态并且所述输入时钟脉动，以及

所述第二中间时钟处于所述第一状态，所述输出时钟处于所述第一状态并且所述输入时钟脉动。

10.根据权利要求9所述的方法，其中所述输出时钟的所述第一状态的持续时间和所述输出时钟的所述第二状态的持续时间基本上相等。

11.根据权利要求9所述的方法，其中所述单触发脉冲在与所述输入时钟的整个周期的持续时间基本上相等的持续时间内处于所述第二状态。

12.根据权利要求9所述的方法，其中所述第二中间时钟的所述第一状态为1，并且所述输出时钟的所述第一状态为0。