[发明专利]基于神经网络的计算阵列

说明书

本发明提供了基于神经网络的计算阵列，所述计算阵列包括多个可重构计算单元，每一所述可重构计算单元包括(n+1)层多比特位宽乘法器；每一层乘法单元用于执行不同的计算任务，从最小乘法单元开始，每一层乘法单元的计算结果通过移位及加法器的加法操作输送给下一层乘法单元。本申请实施例中，可以并行执行多比特宽度的乘法任务，将乘法器的利用率达到100％，实现硬件的最大利用化；加法器不仅在进行部分积累加的拼接作用时起效果，也可以将已经计算完毕的比特数进行累加求和，完成卷积神经网络的乘法和累加部分，大大提高了加法器的复用性，也满足不同需求下硬件的多样化运用。

技术领域

本发明是关于卷积计算技术领域，特别涉及一种基于神经网络的计算阵列。

背景技术

目前，计算机技术已经步入高速发展阶段，尤其在数值运算和逻辑处理方面，它的性能已经远远超过人类大脑本能的计算能力水平。而近几年来，由于人工神经网络和深度学习的发展，计算机在图像处理和语音识别方面也取得了相当大的进步。人工神经网络力图建立、模拟人脑神经活动的数学模型，并在一定算法指导下，模仿出人类大脑处理信息的能力。随着Google的AlphaGo在与李世石的对战中胜出，人工智能时代的来临，无论是在工业界还是学术界，人工神经网络研究收到了越来越多的关注和重视。

神经网络的大规模并行性使它具有快速处理某些任务的潜在能力，这一特性使得神经网络很适合使用超大规模集成(Very Large Scale Integration VLSI)技术来实现。VLSI的一个特殊优点是可以提供一个以高度分层的方式来捕捉真实复杂行为的方法。随着微电子技术的发展，电子器件在尺寸、速度、成本等方面都有了很大的飞跃，硬件实人工神经网络系统也开始商业化，其中卷积神经网络(Convolutional Neural Network CNN)是最常用的神经网络模型。它作为一种前馈网络结构，层与层之间具有高度的独立性。

在卷积神经网络模型中，需要进行大量的卷积计算，同时也要耗费大量的计算资源。因此硬件架构中的PE Array的设计就显得尤为关键，尤其是针对PE Array中的计算MAC单元。研究如何使得硬件资源在低功耗、高速的前提下实现卷积计算任务具有十分重要的意义，同时针对不同比特位数的权重值和input feature map值相乘运算，如何做到硬件最大化的利用，如何使得计算速度更快，硬件架构的设计在很大程度上限制了算法的应用。许多硬件架构并不能做到很好的折中，它们往往考虑到了如何提过硬件的利用率，却忽视了执行任务上的并行性问题；也有许多硬件架构一味地追求执行计算任务上的并行度，却忽略了硬件的利用率。

发明内容

本发明实施例提供了一种基于神经网络的计算阵列，以使得硬件资源在低功耗、高速的前提下实现卷积计算，同时做到硬件最大化的利用，并提高计算速度。

为了实现上述目的，本发明实施例提供了一种基于神经网络的计算阵列，所述计算阵列包括多个可重构计算单元，每一所述可重构计算单元包括(n+1)层多比特位宽乘法器，所述多比特位宽乘法器由上层至下层分别为：

2ⁿ个2²比特乘以2²比特的最小乘法单元；

2^n-1个2²比特乘以2³比特的乘法单元；

2^n-2个2³比特乘以2³比特的乘法单元；

2^n-3个2³比特乘以2⁴比特的乘法单元；

……

2^n-n个2ⁿ比特乘以2ⁿ比特的乘法单元；