[发明专利]一种分时采样保持电路

权利要求书

1.一种分时采样保持电路，其特征在于：包括输入缓冲器(110)，用于接收外部差分模拟信号VIN+和VIN-；输入缓冲器(110)同时驱动第一采样保持电路(111)和第二采样保持电路(112)；第一采样保持电路(111)驱动第一差分放大器(113)；第二采样保持电路(112)驱动第二差分放大器(114)；第一差分放大器(113)驱动第三采样保持电路(115)；第二差分放大器(114)驱动第四采样保持电路(116)；第三采样保持电路(115)输出采样保持后信号VOUT1P和VOUT1N；第四采样保持电路(116)输出采样保持后信号VOUT2P和VOUT2N；分时采样保持电路还包括时钟处理电路(117)；时钟处理电路(117)接收外部时钟信号CLK后产生时钟信号CLK1A、CLK2A、CLK1B、CLK2B、CLK1C和CLK2C；时钟信号CLK1A和CLK2A分别驱动第一采样保持电路(111)和第二采样保持电路(112)；时钟信号CLK1B和CLK2B分别驱动第三采样保持电路(115)和第四采样保持电路(116)；时钟信号CLK1C和CLK2C分别驱动第三采样保持电路(115)和第四采样保持电路(116)；

所述时钟处理电路(117)包括D触发器(121)、第一或非门(123)和第二或非门(124)；D触发器(121)反相输出端QN连接其数据输入端D构成一二分频电路，D触发器(121)时钟输入端CP接收时钟信号CLK；时钟信号CLK与D触发器反相输出端经过第一或非门(123)后得到时钟信号CLK1A；时钟信号CLK与D触发器正相输出端经过第二或非门(124)后得到时钟信号CLK2A；D触发器正相输出端经第一反相器(125)后得到时钟信号CLK1B，D触发器反相输出端经第二反相器(122)后得到时钟信号CLK2B；D触发器正相输出端经第一高压窄脉冲产生电路(126)后得到时钟信号CLK1C，D触发器反相输出端经第二高压窄脉冲产生电路(127)后得到时钟信号CLK2C。

2.根据权利要求1所述的一种分时采样保持电路，其特征在于：所述时钟信号CLK1A频率为时钟信号CLK的二分之一，脉冲宽度等于时钟信号CLK的负脉冲宽度；时钟信号CLK2A频率为时钟信号CLK的二分之一，脉冲宽度等于时钟信号CLK的负脉冲宽度；时钟信号CLK1B频率与时钟信号CLK1A相同，其脉冲宽度等于时钟信号CLK时钟周期，与时钟信号CLK1A互为非交叠时钟信号；时钟信号CLK2B频率与时钟信号CLK2A相同，其脉冲宽度等于时钟信号CLK时钟周期，与时钟信号CLK2A互为非交叠时钟信号；时钟信号CLK1C为高压窄脉冲信号，其脉冲电压为电源电压两倍，脉冲宽度持续时间极短，发生在时钟信CLK1B上升沿之前；时钟信号CLK2C为高压窄脉冲信号，其脉冲电压为电源电压两倍，脉冲宽度持续时间极短，发生在时钟信CLK2B上升沿之前。

3.根据权利要求1所述的一种分时采样保持电路，其特征在于：所述第一高压窄脉冲产生电路与第二高压窄脉冲产生电路具有同样的结构，所述第一高压窄脉冲产生电路包括反相器INV1～INV7、与非门NAND1、NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N4、PMOS晶体管P1、电容器C9和电容器C10；反相器INV1～INV5依次串行连接，与非门NAND1的其中一个输入端和反相器INV1的输入端同时接时钟信号CLKIN，反相器INV5的输出端与与非门NAND1的另一个输入端连接，与非门NAND1的输出端连接反相器INV6的输入端，反相器INV6的输出端与反相器INV7的输入端连接，反相器INV7的输出端经电容器C9分别与NMOS晶体管N1的源极、NMOS晶体管N2的栅极连接；反相器INV6的输出端经电容器C10分别与NMOS晶体管N1的栅极、NMOS晶体管N2的源极连接，与非门NAND1的输出端与NMOS晶体管N4的栅极连接，NMOS晶体管N4的源极接地，NMOS晶体管N4的漏极与PMOS晶体管P1的漏极连接，PMOS晶体管P1的源极与NMOS晶体管N2的源极连接，所述NMOS晶体管N1的漏极、NMOS晶体管N2的漏极、PMOS晶体管P1的栅极分别连接电源VCC。