[发明专利]一种分时采样保持电路

说明书

本发明涉及一种分时采样保持电路，包括输入缓冲器，同时驱动第一采样保持电路和第二采样保持电路，分别驱动第一差分放大器和第二差分放大器；第一差分放大器驱动第三采样保持电路；第二差分放大器驱动第四采样保持电路；还包括时钟处理电路，用于接收外部时钟信号CLK后产生时钟信号，时钟信号CLK1A和CLK2A分别驱动第一采样保持电路和第二采样保持电路；时钟信号CLK1B和CLK2B分别驱动第三采样保持电路和第四采样保持电路；时钟信号CLK1C和CLK2C分别驱动第三采样保持电路和第四采样保持电路。本发明通过设计时钟处理电路，使得两采样通道交替地严格按照外部时钟信号频率对模拟信号进行采样，消除了相位误差，实现了以较低采样频率的电路实现较高采样频率的目的。

技术领域

本发明属于模拟/混合信号集成电路领域，特别涉及一种分时采样保持电路。

背景技术

分时采样电路用2个以上的通道对同一模拟信号采样等间隔地采样，实现以较低采样频率的电路达到较高采样频率的目的。现有技术分时采样电路不能保证各采样通道严格等间隔地对同一模拟信号采样，存在一定的相位误差，因此性能较差。另外，现有技术的分时采样电路信号保持时间较短，不利于提高系统性能。

发明内容

为了克服上述问题，本发明提供一种分时采样保持电路，通过使得两采样通道交替地严格按照外部时钟信号频率对模拟信号进行采样，从而消除了相位误差。

本发明的目的通过如下技术方案来实现的：一种分时采样保持电路，包括输入缓冲器110，用于接收外部差分模拟信号VIN+和VIN-；输入缓冲器110同时驱动第一采样保持电路111和第二采样保持电路112；第一采样保持电路111驱动第一差分放大器113；第二采样保持电路112驱动第二差分放大器114；第一差分放大器113驱动第三采样保持电路115；第二差分放大器114驱动第四采样保持电路116；第三采样保持电路115输出采样保持后信号VOUT1P和VOUT1N；第四采样保持电路116输出采样保持后信号VOUT2P和VOUT2N；

分时采样保持电路还包括时钟处理电路117；时钟处理电路117接收外部时钟信号CLK后产生时钟信号CLK1A、CLK2A、CLK1B、CLK2B、CLK1C和CLK2C；时钟信号CLK1A和CLK2A分别驱动第一采样保持电路111和第二采样保持电路112；时钟信号CLK1B和CLK2B分别驱动第三采样保持电路115和第四采样保持电路116；时钟信号CLK1C和CLK2C分别驱动第三采样保持电路115和第四采样保持电路116。

进一步，所述时钟处理电路117包括D触发器121、第一或非门123和第二或非门124；D触发器121反相输出端QN连接其数据输入端D构成一二分频电路，D触发器121时钟输入端CP接收时钟信号CLK；时钟信号CLK与D触发器反相输出端经过第一或非门123后得到时钟信号CLK1A；时钟信号CLK与D触发器正相输出端经过第二或非门124后得到时钟信号CLK2A；D触发器正相输出端经第一反相器125后得到时钟信号CLK1B，D触发器反相输出端经第二反相器122后得到时钟信号CLK2B；D触发器正相输出端经第一高压窄脉冲产生电路126后得到时钟信号CLK1C，D触发器反相输出端经第二高压窄脉冲产生电路127后得到时钟信号CLK2C。