[发明专利]半导体装置及其制造方法

说明书

本文可提供一种半导体装置及其制造方法。该半导体装置可包括层叠件。该半导体装置可包括沟道层，所述沟道层各自包括穿过所述层叠件的沟道图案、穿过所述层叠件的虚拟沟道图案以及设置在所述层叠件下方并将所述沟道图案与所述虚拟沟道图案联接的联接图案。该半导体装置可包括位线，所述位线与所述沟道图案联接。该半导体装置可包括阱拾取线，所述阱拾取线与所述虚拟沟道图案联接。

技术领域

本公开的各种实施方式可总体涉及电子装置，更具体地，涉及一种半导体装置及其制造方法。

背景技术

不管电源开/关条件如何，非易失性存储装置都保留存储数据。近来，因为在包括形成在单层的基板上的存储单元的二维非易失性存储装置的集成方面的改进受到限制，所以已经提出包括沿垂直方向层叠在基板上的存储单元的三维(3D)非易失性存储装置。

三维非易失性存储装置可包括彼此交替层叠的层间绝缘层和栅极，以及穿过其的沟道层，存储单元沿沟道层层叠。为了提高这种具有三维结构的非易失性存储装置的操作可靠性，已经开发出各种结构和制造方法。

发明内容

本公开的实施方式可提供一种半导体装置。该半导体装置可包括层叠件。该半导体装置可包括沟道层，所述沟道层各自包括穿过所述层叠件的沟道图案、穿过所述层叠件的虚拟沟道图案以及设置在所述层叠件下方并将所述沟道图案与所述虚拟沟道图案联接的联接图案。该半导体装置可包括位线，所述位线与所述沟道图案联接。该半导体装置可包括阱拾取线，所述阱拾取线与所述虚拟沟道图案联接。

本公开的实施方式可提供一种半导体装置。该半导体装置可包括层叠件。该半导体装置可包括沟道层，所述沟道层包括穿过所述层叠件的沟道图案、穿过所述层叠件的虚拟沟道图案以及将所述沟道图案与所述虚拟沟道图案联接的联接图案。该半导体装置可包括第一焊盘，所述第一焊盘与相应的沟道图案联接。所述第一焊盘中的每一个可包括第一类型杂质。该半导体装置可包括第二焊盘，所述第二焊盘与相应的虚拟沟道图案联接。所述第二焊盘中的每一个可包括与所述第一类型杂质不同的第二类型杂质。

本公开的实施方式可提供一种制造半导体装置的方法。该方法可包括在源极层上形成第一牺牲层。该方法可包括在所述第一牺牲层上形成层叠件。该方法可包括形成穿过所述层叠件的第一开口和第二开口。该方法可包括通过经由所述第一开口和所述第二开口去除所述第一牺牲层来形成第三开口。该方法可包括形成沟道层，所述沟道层包括设置在所述第三开口中的联接图案、设置在所述第一开口中的沟道图案和设置在所述第二开口中的虚拟沟道图案。该方法可包括形成与所述虚拟沟道图案联接的阱拾取线；以及形成与所述沟道图案联接的位线。

本公开的实施方式可提供一种制造半导体装置的方法。该方法可包括在源极层上形成第一牺牲层。该方法可包括在所述第一牺牲层上形成层叠件。该方法可包括形成穿过所述层叠件的第一开口和第二开口。该方法可包括通过经由所述第一开口和所述第二开口去除所述第一牺牲层来形成第三开口。该方法可包括形成沟道层，所述沟道层包括设置在所述第三开口中的联接图案、设置在所述第一开口中的沟道图案和设置在所述第二开口中的虚拟沟道图案。该方法可包括形成与所述沟道图案联接的第一焊盘以及与所述虚拟沟道图案联接的第二焊盘，所述第一焊盘中的每一个可包括第一类型杂质，所述第二焊盘中的每一个可包括与所述第一类型杂质不同的第二类型杂质。

本公开的实施方式可提供一种制造半导体装置的方法。该方法可包括形成层叠件。该方法可包括形成沟道层，所述沟道层各自包括穿过所述层叠件的沟道图案、穿过所述层叠件的虚拟沟道图案以及设置在所述层叠件下方并将所述沟道图案与所述虚拟沟道图案联接的联接图案。该方法可包括形成与所述沟道图案联接的位线。该方法可包括形成与所述虚拟沟道图案联接的阱拾取线。

附图说明

图1A至图1C和图2A至图2C是例示根据本公开的实施方式的半导体装置的结构的图。

图3A和图3B是例示根据本公开的实施方式的半导体装置的结构的布局图。