[发明专利]大数逻辑门构造电路

说明书

技术领域

本发明涉及大数逻辑门构造电路。特别涉及适用于使用大数逻辑门译码的各种错误纠错码中。

背景技术

错误纠错码被广泛的应用于对存储器进行软错误纠错保护，其中使用大数逻辑门的错误纠错码可以提供较好的纠错能力，因此被广泛的使用。但是，主要问题是传统的大数逻辑门的开销随着门输入而急剧增加，严重影响了所保护存储器的性能。

发明内容

本发明是为了解决现有大数逻辑门需要耗费较多硬件、功耗和延迟开销，严重影响存储器性能的问题。现提供大数逻辑门构造方法。

大数逻辑门构造电路，它包括PMOS上拉电路、NMOS下拉电路和反相器，

输入信号输入到PMOS上拉电路和NMOS下拉电路中，输入信号中的低电平信号用于开启PMOS上拉电路，并以高电平信号形式输出；

输入信号中的高电平信号用于开启NMOS上拉电路，并以低电平信号形式输出；

PMOS上拉电路和NMOS下拉电路的输出均接入反相器的信号输入端；

反相器，用于将不同时刻接收到的高电平信号和低电平信号分别取反，从而输出正确的多数逻辑值。

根据大数逻辑门构造电路，PMOS上拉电路由多个PMOS管按照布尔函数构造出的不

同数量输入信号下的与逻辑和或逻辑关系，输入信号的个数为γ个，当γ为偶数时，

多个PMOS管按照输入的个布尔函数组合的合集形成PMOS上拉电路，当γ为奇

数时，多个PMOS管按照输入的个布尔函数组合的合集形成PMOS上拉电路，

NMOS下拉电路由多个NMOS管按照布尔函数构造出的不同数量输入信号下的与逻辑和或逻辑关系，NMOS下拉电路具有多个输入端，输入信号的个数为γ个，当γ为偶数时，多个NMOS管按照输入的个布尔函数组合的合集形成NMOS下拉电路，当γ为奇数时，多个NMOS管按照个布尔函数组合的合集形成NMOS下拉电路。

本发明的有益效果为：

PMOS上拉电路采用多个PMOS管组成，NMOS下拉电路采用多个NMOS管组成，输入信号中的高电平信号可以开启NMOS管，输入信号中的低电平信号可以开启PMOS管，设输入信号的个数为γ个，当γ为偶数，则多个PMOS管按照个布尔函数组合的合集形成PMOS上拉电路，当γ为奇数，则多个PMOS管按照个布尔函数组合的合集形成PMOS上拉电路，当γ为偶数，则多个NMOS管按照个布尔函数组合的合集形成NMOS下拉电路，当γ为奇数，则多个NMOS管按照个布尔函数组合的合集形成NMOS下拉电路，

PMOS上拉电路，用于将输入信号中的多个低电平信号以高电平信号输出；NMOS下拉电路，用于将输入信号中的多个高电平信号以低电平信号输出；反相器将不同时刻接收到的高电平信号和低电平信号分别取反，从而输出正确的多数逻辑值。

本申请的大数逻辑门用于大数逻辑译码器中，本申请的电路结构简单，功耗低，电路逻辑深度与现有结构相比较低，从而降低了输出值的延迟。

附图说明

图1为具体实施方式一所述的大数逻辑门构造电路的原理示意图；

图2为4输入的大数逻辑门构造电路的原理示意图；

图3为5输入的大数逻辑门构造电路的原理示意图；

图4为4输入的大数逻辑门的逻辑仿真图；

图5为5输入的大数逻辑门的逻辑仿真图。

具体实施方式

具体实施方式一：参照图1至图5具体说明本实施方式，本实施方式所述的大数逻辑

门构造电路，它包括PMOS上拉电路、NMOS下拉电路和反相器，

输入信号输入到PMOS上拉电路和NMOS下拉电路中，输入信号中的低电平信号用于开启PMOS上拉电路，并以高电平信号形式输出；

输入信号中的高电平信号用于开启NMOS上拉电路，并以低电平信号形式输出；

PMOS上拉电路和NMOS下拉电路的输出均接入反相器的信号输入端；

反相器，用于将不同时刻接收到的高电平信号和低电平信号分别取反，从而输出正确的多数逻辑值。

输入信号中的高信号可以开启NMOS管，输入信号中的低电平信号可以开启PMOS管。