[发明专利]一种层次式异构混合内存系统

权利要求书

1.一种层次式异构混合内存系统，其特征在于：基于DRAM和两种非易失存储器NVM，两种非易失存储器NVM分别为PCM和Flash，根据DRAM，PCM和Flash三种存储介质的特性对其统一编址、统一管理；

其中DRAM与两种非易失存储器NVM平行存在于层次式异构混合内存中，即DRAM与两种非易失存储器NVM统一编址；DRAM作为两种非易失存储器NVM的高速缓冲存储器Cache，两种非易失存储器NVM作为DRAM的后端扩展内存；

处理器通过主机DIMM接口访问DRAM存储，通过异构混合内存控制器访问两种非易失存储器NVM；所述异构混合内存控制器根据非易失存储器NVM物理芯片的工作时序，上层调用命令和引脚电平信号状态设置工作状态机以完成相应的操作，并提供驱动所述层次式异构混合内存的函数接口。

2.根据权利要求1所述的层次式异构混合内存系统，其特征在于：所述主机DIMM接口通过传统DDR3总线实现对DRAM的访问；所述异构混合内存控制器通过PCIe接口对处理器命令进行解析并转换成为PCM和Flash阵列可以接受的硬件命令和时序，实现对PCM和Flash的访问。

3.根据权利要求2所述的层次式异构混合内存系统，其特征在于：所述异构混合内存控制器包含前端和后端两个部分，前端部分包含协议命令解析模块和命令请求队列，后端部分包含命令控制器模块和硬件控制逻辑生成模块。

4.根据权利要求3所述的层次式异构混合内存系统，其特征在于：所述异构混合内存控制器通过协议命令解析模块接受来自处理器的访存命令，进行命令解析，将访存命令解析成为实际的对物理地址的操作，并把解析好的结果放入命令请求队列；所述命令控制器接收来自命令请求队列的命令，把相应的命令发送到硬件控制逻辑生成模块；所述硬件控制逻辑接收来自命令控制器的命令和来自命令请求队列的数据，生成相应的控制逻辑，访问非易失存储器NVM。