[发明专利]一种磁性随机存储器单元阵列及周边电路连线的制造方法

说明书

本发明提供了一种磁性随机存储器单元阵列及周边电路连线的制造方法，包括如下步骤：(1)提供表面抛光的带金属连线的CMOS基底，并在基底上制作底电极通孔，然后在底电极通孔中填充金属铜；(2)在底电极通孔上沉积底电极接触和磁性隧道结多层膜，并在存储区域制作磁性隧道结记忆单元阵列；在逻辑区域底电极通孔上制作逻辑区域底电极接触和假磁性隧道结(dummy‑MTJ)单元；(3)制作逻辑区域顶电极通孔，并使逻辑区域顶电极通孔的尺寸大于假磁性隧道结单元的尺寸；(4)制作存储区域顶电极通孔，然后在逻辑区域顶电极通孔和存储区域顶电极通孔中填充顶电极通孔金属；(5)制作连接逻辑区域与存储区域的金属连线。

技术领域

本发明涉及一种磁性随机存储器(MRAM)单元阵列及周边电路连线的制造方法，属于磁性随机存储器(MRAM，Magnetic Radom Access Memory)制造技术领域。

背景技术

近年来，采用磁性隧道结(MTJ)的MRAM被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性MTJ通常为三明治结构，其中有磁性记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。

为能在这种磁电阻元件中记录信息，建议使用基于自旋动量转移或称自旋转移矩(STT，Spin Transfer Torque)转换技术的写方法，这样的MRAM称为STT-MRAM。根据磁极化方向的不同，STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM(即pSTT-MRAM)，后者有更好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。

同时，鉴于减小MTJ元件尺寸时所需的切换电流也会减小，所以在尺度方面pSTT-MRAM可以很好的与最先进的技术节点相契合。因此，期望是将pSTT-MRAM元件做成极小尺寸，并具有非常好的均匀性，以及把对MTJ磁性的影响减至最小，所采用的制备方法还可实现高良莠率、高精确度、高可靠性、低能耗，以及保持适于数据良好保存的温度系数。同时，非易失性记忆体中写操作是基于阻态变化，从而需要控制由此引起的对MTJ记忆器件寿命的破坏与缩短。然而，制备一个小型MTJ元件可能会增加MTJ电阻的波动，使得pSTT-MRAM的写电压或电流也会随之有较大的波动，这样会损伤MRAM的性能。

在现在的MRAM制造工艺中，在制作MTJ的时候，通常会选择CMOS通孔(Via)与MTJ记忆单元不对齐的方式，以防止由于通孔表面的粗燥度影响MTJ的磁电学性能，即：所谓的off-axis结构，这种CMOS/MTJ电路集成的方式，非常不利于MRAM电路的缩微化要求，也不利于制作超小型磁性存储器要求。

最近，为了实现MRAM电路缩微化的要求，通常在表面抛光的CMOS通孔(VIA_x(x>＝1))上直接制作MTJ单元，即：所谓的on-axis结构。在采用铜制程的CMOS电路中，所有通孔(VIA)和连线(M，Metal)所采用的材料都是金属铜。然而，由于MTJ结构单元的尺寸要比VIA_x(x>＝1)顶部开口尺寸小，在刻蚀磁性隧道结及其底电极的时候，为了使MTJ单元之间完全隔断，必须进行过刻蚀，在过刻蚀中，没有被磁性隧道结及其底电极覆盖的铜VIA_x(x>＝1)的区域将会被部分刻蚀，同时也会损伤其扩散阻挡层(Ta/TaN)，这样将会形成铜VIA_x(x>＝1)到其外面的low-k电介质的扩散通道，Cu原子将会扩散到low-k电介质中，这势必会对磁性随机存储器的电学性能，比如：时间相关介质击穿(TDDB，Time Dependent DielectricBreakdown)和电子迁移率(EM，Electron Mobility)等，造成损伤。