[发明专利]多栅极半导体器件及其制造方法

说明书

一种制造多栅极半导体器件的方法，该方法包括提供具有多个第一类型外延层和多个第二类型外延层的鳍。在鳍的沟道区中去除第二类型外延层的第一层的第一部分，以在第一类型外延层的第一层和第一类型外延层的第二层之间形成开口。然后在开口中形成具有栅极电介质和栅电极的栅极结构的部分。介电材料形成为邻接栅极结构的该部分。本发明还提供了多栅极半导体器件。

技术领域

本发明的实施例一般地涉及半导体技术领域，更具体地涉及多栅极半导体器件及其制造方法。

背景技术

电子产业已经经历了对更小和更快的电子器件的日益增长的需求，更小和更快的电子器件能够同时支持更多的日益复杂和高级的功能。因此，半导体产业中持续的趋势是制造低成本、高性能和低功耗的集成电路(IC)。到目前为止，已经通过按比例缩小半导体IC尺寸(例如，最小部件尺寸)在很大程度上实现了这些目标，并且从而改进了生产效率并且降低了相关成本。然而，这种按比例缩小还产生了半导体制造工艺的增加的复杂程度。因此，实现半导体IC和器件的持续进步需要半导体制造工艺和技术中的类似的进步。

最近，实际上已经引入多栅极器件以通过增加栅极-沟道耦合改进栅极控制、减小截止电流和降低短沟道效应(SCE)。已经引入的一种这样的多栅极器件是全环栅晶体管(GAA)。GAA器件从可以围绕沟道区延伸的栅极结构而获得其名称，以提供在两侧或四侧上对沟道的访问。GAA器件与传统的互补金属氧化物半导体(CMOS)工艺兼容并且它们的结构允许它们在保持栅极控制和缓解SCE的同时积极地按比例缩小。在传统工艺中，GAA器件在硅纳米线中提供沟道。然而，在纳米线周围的GAA部件的制造的集成可能是具有挑战性的。例如，虽然当前方法已经在许多方面是令人满意的，但是相对于所得到的器件的性能的挑战还不能在所有方面都令人满意。

发明内容

根据本发明的一方面，提供了一种制造多栅极半导体器件的方法，包括：提供具有多个第一类型外延层和多个第二类型外延层的鳍；去除所述鳍的沟道区中的所述第二类型外延层的第一层的第一部分，以在所述第一类型外延层的第一层和所述第一类型外延层的第二层之间形成开口；在所述开口中形成具有栅极电介质和栅电极的栅极结构的部分；形成邻接所述栅极结构的部分的介电材料。

根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：形成第一硅层和第二硅层；形成介于所述第一硅层和所述第二硅层的硅锗SiGe层；去除所述SiGe层的第一部分以在沟道区中的所述第一硅层和所述第二硅层之间提供开口；提供与所述开口相邻的所述SiGe层的氧化的第二部分；在所述第一硅层和所述第二硅层上外延生长源极/漏极部件并且邻接所述SiGe层的所述氧化的第二部分的侧壁；以及在所述开口中形成栅极结构的第一区域，其中，与所述栅极结构相邻的所述第一硅层和所述第二硅层的每个提供沟道。

根据本发明的又一方面，提供了一种多栅极半导体器件，包括：鳍元件；栅极结构，位于所述鳍元件上方；外延源极/漏极部件，与所述鳍元件相邻；以及介电间隔件，介于所述栅极结构和所述外延源极/漏极部件之间。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应当注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1是根据本发明的一个或多个方面提供的制造多栅极器件或其部分的方法的流程图，并且该多栅极器件或其部分包括位于栅极下方的隔离区；

图2A、图3A、图4A、图5A、图6A、图7A、图7E、图8A、图9A和图10A是根据图1的方法的各个方面的器件200的实施例的等轴视图；

图2B、图2C、图3B、图3C、图3D、图4B、图4C、图4D、图5B、图5C、图5D、图6B、图6C、图6D、图7B、图7C、图7D、图8B、图8C、图8D、图9B、图9C、图9D、图10B、图10C和图10D是根据图1的方法的各个方面的器件200的实施例的截面图；