[发明专利]半导体装置及其工作方法

说明书

实施方式提供一种抑制存储单元的尺寸的偏差的影响并使工作稳定性提高的半导体装置及其工作方法。实施方式的半导体装置包含第1存储单元、第2存储单元、第1字线、第1位线、以及第2位线。第1字线与第1存储单元的第1栅电极以及第2存储单元的第2栅电极连接。第1位线与第1存储单元的沟道的一端电连接。第2位线与第2存储单元的沟道的一端电连接。将第1存储单元以及第2存储单元的数据删除后，使第1栅电极与第1存储单元的沟道之间的第1电压，不同于第2栅电极与第2存储单元的沟道之间的第2电压，使第1存储单元以及第2存储单元的阈值电压偏移。

本申请享有以日本专利申请2016－229016号(申请日：2016年11月25日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及半导体装置以及其工作方法。

背景技术

在高集成化的可重写的非易失性半导体存储装置中，使用微细加工技术及三维化技术发展了存储单元的高集成化，提高了存储容量。另一方面，伴随着微细化及三维化的加工偏差显现，对存储单元的性能及工作稳定性带来了影响。

已知在数据删除后进行弱写入，并控制删除数据的阈值电压的技术。在进行这种弱写入的情况下，也需要抑制因存储单元的构造的偏差产生的阈值电压的偏差。

发明内容

实施方式提供抑制存储单元的构造的偏差的影响并提高了工作稳定性的半导体装置及其工作方法。

实施方式的半导体装置包含第1存储单元、第2存储单元、第1字线、第1位线、第2位线、源极线、行控制电路、以及列控制电路。上述第1字线与上述第1存储单元的第1栅电极以及上述第2存储单元的第2栅电极连接。上述第1位线与上述第1存储单元的沟道的一端电连接。上述第2位线与上述第2存储单元的沟道的一端电连接。上述源极线与上述第1存储单元以及上述第2存储单元的沟道的各自的另一端电连接。上述行控制电路向上述第1字线供给电压。上述列控制电路向上述第1位线、上述第2位线、以及上述源极线供给电压。将上述第1存储单元以及上述第2存储单元的数据删除后，使上述第1栅电极与上述第1存储单元的沟道之间的第1电压，不同于上述第2栅电极与上述第2存储单元的沟道之间的第2电压，并且使上述第1存储单元以及上述第2存储单元的阈值电压偏移。

附图说明

图1是第1实施方式的半导体装置的示意框图。

图2是第1实施方式的半导体装置的存储单元阵列的示意立体图。

图3是第1实施方式的半导体装置的柱状部的示意剖面图。

图4是放大了图3的虚线框6内的示意剖面图。

图5(a)以及图5(b)是第1实施方式的半导体装置的字线的示意图。

图6是例示出第1实施方式的半导体装置的一部分的框图。

图7是用于说明第1实施方式的半导体装置的工作的流程图的例子。

图8(a)以及图8(b)是表示删除后的阈值电压的分布的示意图。

图9(a)是表示第2实施方式的半导体装置的存储单元阵列的示意俯视图，图9(b)是沿着图9(a)中的9B－9B线的示意剖面图，图9(c)是沿着图9(a)中的9C－9C线的示意剖面图。

图10(a)～图10(e)是表示“2次侧壁法”的基本的工序的示意剖面图。

图11(a)～图11(e)是表示掩模材的偏差的一个例子的示意剖面图。

图12是沿着Y方向的字线的示意剖面图。

图13是沿着X方向的字线的示意剖面图。

图14是例示出第2实施方式的半导体装置的一部分的框图。