[发明专利]除法合成

权利要求书

1.一种用于根据舍入方案确定比率x/d的二进制逻辑电路，其中，x是位长度为w的变量整数输入，并且d是2ⁿ±1形式的固定正整数，所述二进制逻辑电路被配置成将所述比率形成为多个位片，所述位片共同表示所述比率，其中所述二进制逻辑电路被配置成根据用于计算所述输入x的相应位选择的mod(2ⁿ±1)的第一模运算，以及根据对进位位的检查来生成每个位片，其中所述二进制逻辑电路被配置成响应于所述检查，选择性地将进位位与针对所述输入x的相应位选择的所述第一模运算的结果相加。

2.根据权利权利要求1所述的二进制逻辑电路，其中，所述二进制逻辑电路被配置成通过执行所述第一模运算x[w-1：n*(i+1)]mod(2ⁿ-1)来生成所述比率的每个位片i，其中f在0到的范围内。

3.根据权利要求2所述的二进制逻辑电路，其中，所述二进制逻辑电路被配置成通过以下方式针对每个位片i执行所述对进位位的检查：

在d＝2ⁿ-1的情况下，在以下情况时返回进位位1以与所述第一模运算的结果相组合：

x[w-1：n*(i+1)]mod(2ⁿ-1)+x[n*(i+1)-1：n*i]≥2ⁿ-1

或者

在d＝2ⁿ+1的情况下，在以下情况时返回进位位-1以与所述第一模运算的结果相组合：

-x[w-1：n*(i+1)]mod(2ⁿ+1)+x[n*(i+1)-1：n*i]≥0。

4.根据权利要求1所述的二进制逻辑电路，其中，所述二进制逻辑电路包括多个模逻辑单元，每个模逻辑单元被配置成对所述输入x的不同相应位选择执行第一模运算，以便生成模输出集合。

5.根据权利要求4所述的二进制逻辑电路，其中，所述二进制逻辑电路包括组合逻辑，所述组合逻辑被配置成将所述模输出集合相组合，以便生成所述比率的所述位片。

6.根据权利要求4所述的二进制逻辑电路，其中，所述模输出是d位独热编码，并且所述二进制逻辑电路包括加法器树，所述加法器树被配置成通过将对来自x的较短位选择进行的第一模运算的结果相组合以形成对来自x的较长位选择进行的第一模运算的结果来确定所述第一模运算中的一个或多个的结果，所述二进制逻辑电路不包括用于估计对来自x的较长位选择进行的那些第一模运算的逻辑。

7.根据权利要求1所述的二进制逻辑电路，其中，在d＝2ⁿ-1的情况下，所述二进制逻辑电路包括多个全加器，每个全加器被配置成针对指定位片i执行所述第一模运算x[w-1：n*(i+1)]mod(2ⁿ-1)，并且每个全加器包括：

缩减逻辑，所述缩减逻辑被配置成将所述输入x的所述相应位选择缩减成第一n位整数β和第二n位整数γ的总和；以及

加法逻辑，所述加法逻辑被配置成计算加法输出，所述加法输出由被右移n的以下总和的n个最低有效位表示：

长度为2ⁿ的第一二进制值，其中n个最高有效位和n个最低有效位各自为由β表示的位值串；

长度为2ⁿ的第二二进制值，其中n个最高有效位和n个最低有效位各自为由γ表示的位值串；以及

二进制值1。

8.根据权利要求7所述的二进制逻辑电路，其中，所述缩减逻辑被配置成将x的所述位选择解释成n位行x′的总和，每行表示x的所述位选择的n个连续位，使得x的所述位选择的每个位仅贡献一行并且x的所述位中的全部均被分配到行，并且所述缩减逻辑被配置成在一系列缩减步骤中缩减所述n位行x′的所述总和，以便生成所述第一n位整数β和所述第二n位整数γ的所述总和，其中每个缩减步骤包括将x′的多个所述n位行相加，从而生成一个或多个较少n位行的总和。