[发明专利]除法合成

说明书

一种用于根据舍入方案确定比率x/d的二进制逻辑电路，其中x是位长度w的变量整数输入，并且d是2supgt;n/supgt;±1形式的固定正整数，该二进制逻辑电路被配置成将比率形成为多个位片，位片共同表示比率，其中二进制逻辑电路被配置成根据用于计算输入x的相应位选择的mod(2supgt;n/supgt;±1)的第一模运算以及根据对进位位的检查来生成每个位片，其中二进制逻辑电路被配置成响应于该检查，选择性地将进位位与第一模运算的结果相组合。

发明背景

本发明涉及一种用于确定比率的二进制逻辑电路，尤其是对于x是无符号变量整数并且d是2ⁿ±1形式的正整数常数的情况。

在数字电路中，通常需要提供硬件来计算一些输入x的比率其中d是设计时已知的一些常数。这些计算经常需要被执行，并且重要的是能够在数字逻辑中尽可能快地执行这些计算，以免向电路的关键路径中引入延迟。

用于计算比率的二进制逻辑电路是众所周知的。例如，电路设计通常通过使用来自逻辑单元库的在寄存器传送级(RTL)处生成电路设计的工具来执行，其中逻辑单元库通常包括用于计算比率的逻辑单元。这种标准的逻辑单元很少代表用于根据消耗的电路面积或引入到关键路径中的延迟量来计算的最有效逻辑。

用于计算比率的常规逻辑通常以两种方式之一进行运算。第一种方法是根据长除法过程来估计比率。这种方法可能在硅面积消耗方面相对有效，但是需要引入大量等待时间的w-n+1个顺序运算，其中w是x的位长度。第二种方法是通过将输入变量x乘以倒数来估计比率：

因此，可以通过使用常规二进制乘法器逻辑来将变量x除以2ⁿ-1，该常规二进制乘法器逻辑被布置成将变量x乘以在设计时估计的常数c。这种方法可以提供低等待时间，但需要大的硅面积。

发明内容

根据本发明的第一方面，提供了一种用于根据舍入方案确定比率x/d的二进制逻辑电路，其中x是位长度w的变量整数输入，并且d是2ⁿ±1形式的固定正整数，二进制逻辑电路被配置成将比率形成为多个位片，位片共同表示比率，其中二进制逻辑电路被配置成根据用于计算输入x的相应位选择的mod(2ⁿ±1)的第一模(modulo)运算并且根据对进位位的检查来生成每个位片，其中二进制逻辑电路被配置成响应于该检查，选择性地将进位位与第一模运算的结果相组合。

二进制逻辑电路可被配置成通过执行第一模运算x[w-1：n*(i+1)]mod(2ⁿ-1)来生成比率的每个位片i，其中i在0到的范围内。

二进制逻辑电路可以被配置成通过以下方式针对每个位片i执行对进位位的检查：

在d＝2ⁿ-1的情况下，在以下情况时返回进位位1以与第一模运算的结果相组合：

x[w-1：n*(i+1)]mod(2ⁿ-1)+x[n*(i+1)-1：n*i]≥2ⁿ-1

或者

在d＝2ⁿ+1的情况下，在以下情况时返回进位位-1以与第一模运算的结果相组合：

-x[w-1：n*(i+1)]mod(2ⁿ+1)+x[n*(i+1)-1：n*i]≥0。

二进制逻辑电路可以被配置成在不满足相关条件的情况下不将进位位与第一模运算的结果相组合。

对于给定位片i，对进位位的检查可以使用输入x的相应位选择的mod(2ⁿ±1)第一模运算的结果。