[发明专利]掩模优化方法及集成电路系统

说明书

本公开提供一种掩模优化方法，步骤包括：接收具有一集成电路图案的一集成电路(IC)设计布局；根据一目标放置模型，产生对应于上述集成电路图案的一轮廓的多个目标点，其中上述目标放置模型是根据上述集成电路图案的一分类所选择；以及使用上述目标点对上述集成电路图案执行一光学邻近校正(OPC)，从而产生一修正的集成电路设计布局。

技术领域

本发明涉及光刻优化技术，特别涉及光学邻近校正(optical proximitycorrection,OPC)技术。

背景技术

因集成电路技术不断朝更小的特征尺寸(例如32纳米、28纳米、20纳米及更小)发展，使得集成电路设计变得更具挑战性。举例来说，当制造集成电路装置时，集成电路装置性能受到光刻印刷性能(printability capability)很大的影响，其表示形成于一晶圆上对应于由集成电路设计布局所定义的目标图案的一最后晶圆图案的结果。为了提高光刻印刷性能，引入了各种着重于优化用于将对应于目标图案的一影像投影于晶圆上的一掩模的方法，例如光学邻近校正(OPC)、掩模邻近校正(mask proximity correction,MPC)、逆光刻技术(inverse lithography technology,ILT)以及源掩模优化(source maskoptimization,SMO)。尽管上述方法一般而言足以达到预期的目的，但在各方面并不完全令人满意。

发明内容

本发明一实施例是提供一种掩模优化方法，步骤包括：接收具有一集成电路图案的一集成电路(IC)设计布局；根据一目标放置模型，产生对应于集成电路图案的一轮廓的多个目标点，其中目标放置模型是根据集成电路图案的一分类所选择；以及使用目标点对集成电路图案执行一光学邻近校正(OPC)，从而产生一修正的集成电路设计布局。

附图说明

本发明可通过阅读以下的详细说明以及范例并配合相应的附图以更详细地了解。需要强调的是，依照业界的标准操作，各种特征并未依照比例绘制，并且仅用于说明的目的。事实上，为了清楚论述，各种特征的尺寸可以任意地增加或者减少。

图1为根据本发明一实施例所述的集成电路(IC)制造系统的简化方框图，以及与IC制造系统相关的IC制造流程。

图2为根据本发明一实施例所述的可由图1的IC制造系统所执行的基于光学邻近校正(OPC)的计算光刻方法的流程图。

图3A-图3E为根据本发明一实施例所述的经光刻优化过程(例如图2的基于光学邻近校正的计算光刻方法)处理的集成电路图案的示意性俯视图。

图4A-图4D为根据本发明一实施例所述的经过例如与图2的计算光刻方法相关的一分类程序处理后的集成电路设计布局的示意性俯视图。

图5为根据本发明一实施例所述的可于图2的计算光刻方法期间所执行的一目标放置模型产生方法的流程图。

图6为根据本发明一实施例所述的电子束直写器(electron-beam writer)的简化方框图。

图7为根据本发明一实施例所述的光刻系统的简化方框图。

图8为根据本发明一实施例所述的可由图1的IC制造系统10所执行的掩模优化系统的简化方框图。

附图标记说明：

10～集成电路制造系统

100～计算光刻方法

110～195～计算光刻方法的步骤

112～集成电路图案

114～目标轮廓

124A～124H～区段

132A～132C～区段类型

134～集成电路设计布局