[发明专利]字线译码电路、SRAM以及形成方法

说明书

本发明公开了一种字线译码电路、SRAM以及形成方法，涉及半导体技术领域。该字线译码电路包括：与非门单元、第一反相器和电容器；所述电容器包括：第一端和第二端，其中，所述电容器的第一端与所述与非门单元的输出端相连，所述电容器的第二端与所述第一反相器的输出端相连。本发明中，通过在与非门单元的输出端和第一反相器的输出端之间设置电容器，利用电容耦合而起到促进作用，使得第一反相器输出的时钟控制信号的反相信号在由高电平下降到低电平过程中，能够促进与非门单元的与非输出结果信号迅速下降，从而提高SRAM的存取速率。

技术领域

本发明涉及半导体技术领域，特别涉及一种字线译码电路、SRAM(Static RandomAccess Memory，静态随机存取存储器)以及形成方法。

背景技术

目前，SRAM已经广泛地应用于便携式设备和高性能处理器中。高速低功耗的SRAM是当前研究的热点，提高SRAM的存取速度，对整个系统具有重要的意义。在SRAM存取时间中，从时钟信号CLK上升到字线选择信号WL开启(即字线选择信号WL由低电平上升到高电平)的时间占有很大的比重，减小此段时间对于提高整个SRAM的速度具有非常重要的意义。

通常，SRAM中包括字线译码电路(也可以称为行地址译码电路)。图1是示意性地示出现有技术中的字线译码电路的电路连接图。在图1中，该字线译码电路包括：与非门单元11、第一反相器12和第二反相器13。其中，该与非门单元11具有三个输入端，分别接收前一级的预译码器的输出结果信号PXA信号和PXB信号，这些结果信号对应了需要选择的字线，以及接收时钟控制信号FCK，并向第二反相器13输出与非结果信号WLX，然后该第二反相器13输出字线选择信号WL，从而选中对应的字线。

目前，现有技术可以中采用分享节点(share node)的方法来减小上述从时钟信号CLK上升到字线选择信号WL开启的时间。例如，通过分享节点的方法可以减小与非门单元11中的晶体管(例如用于接收时钟控制信号FCK的一个NMOS晶体管)的尺寸(即宽长比W/L)从而减小对前级的负载，进而可以减小从时钟信号上升到字线选择信号开启的时间。但是，采用这样的方式，这段时间的减小有限，SRAM的存取速率还是比较慢。

发明内容

本发明的发明人发现，虽然将字线译码电路中的与非门单元中的晶体管的尺寸减小，可以减小对前级的负载，从而减小从时钟信号上升到字线选择信号开启的时间，但是，该与非门单元的晶体管的尺寸减小，也导致对后一级的驱动能力减小，从而导致SRAM的存取速率也比较慢。

本发明需要解决的一个技术问题是：提供一种字线译码电路，以减小从时钟信号上升到字线选择信号开启的时间。

根据本发明的第一方面，提供了一种字线译码电路，包括：与非门单元、第一反相器和电容器；所述电容器包括：第一端和第二端，其中，所述电容器的第一端与所述与非门单元的输出端相连，所述电容器的第二端与所述第一反相器的输出端相连。

在一个实施例中，所述与非门单元包括：第一输入端、第二输入端、第三输入端、输出端、电源连接端和接地端；其中，所述第一输入端和所述第二输入端分别用于接收对应于所需要选择的字线的第一译码信号和第二译码信号，所述第三输入端用于接收时钟控制信号，所述输出端用于输出与非结果信号，所述电源连接端用于连接电源电压，所述接地端用于接地；所述第一反相器的输入端用于接收所述时钟控制信号，所述第一反相器的输出端用于输出所述时钟控制信号的反相信号。

在一个实施例中，在所述第一译码信号和所述第二译码信号为第一电平且所述时钟控制信号由第二电平上升到第一电平的情况下，所述时钟控制信号的反相信号由第一电平下降到第二电平，并通过所述电容器的耦合作用促进所述与非结果信号由第一电平下降到第二电平；其中，所述第一电平高于所述第二电平。