[发明专利]沟槽外延的填充方法有效

专利信息
申请号: 201711075799.0 申请日: 2017-11-06
公开(公告)号: CN107731733B 公开(公告)日: 2019-12-10
发明(设计)人: 孔蔚然;季伟;伍洲 申请(专利权)人: 上海华虹宏力半导体制造有限公司
主分类号: H01L21/762 分类号: H01L21/762;H01L21/02
代理公司: 31211 上海浦一知识产权代理有限公司 代理人: 郭四华
地址: 201203 上海市浦东*** 国省代码: 上海;31
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摘要:
搜索关键词: 沟槽 外延 填充 方法
【说明书】:

发明公开了一种沟槽外延的填充方法,包括步骤:在半导体衬底表面形成由第一氧化层、第二氮化层和第三氧化层叠加形成的硬质掩模层;光刻定义出沟槽的形成区域,进行刻蚀形成硬质掩模层开口;在硬质掩模层开口的侧面形成由第四氮化层组成的侧墙;对半导体衬底进行刻蚀形成沟槽;去除第三氧化层;形成牺牲氧化层并去除;去除第二氮化层和侧墙;进行外延生长形成沟槽外延层填充沟槽,利用所述第一氧化层不被横向刻蚀的特征使外延生长过程中所述沟槽外延层仅在所述沟槽的底部表面和侧面生长。本发明能防止相邻沟槽中外延层延伸到沟槽外并形成合并结构,从而能消除由于沟槽外延层的合并而产生的应力以及避免由此产生的位错,提高器件的性能。

技术领域

本发明涉及一种半导体集成电路制造方法,特别是涉及一种沟槽外延的填充方法。

背景技术

如图1A至图1G所示,是现有沟槽外延的填充方法的各步骤中的器件结构示意图;以超结结构的沟槽的外延填充为例进行说明,现有沟槽外延的填充方法包括如下步骤:

如图1A所示,提供一半导体衬底如硅衬底101,在硅衬底101的表面形成有N型外延层102,在N型外延层102的表面依次形成氧化层103、氮化层104和氧化层105并叠加形成硬质掩模层;光刻打开沟槽的形成区域,对沟槽形成区域的硬质掩模层的3层结构依次进行刻蚀形成硬质掩模层的开口。以一个具体参数的实例为例:氧化层103的厚度为氮化层104的厚度为氧化层105的厚度为

如图1B所示,以硬质掩模层为掩模进行N型外延层102的刻蚀形成沟槽201,超结的沟槽由于深度较大通常也称为深沟槽。沟槽201的刻蚀中,氧化层105会有一定的损耗,例如:刻蚀后氧化层105剩余的厚度为

如图1C所示,去除氧化层105。由于氧化层103和105的材料相同,故在去除氧化层105的过程中,氧化层103的侧面也会产生一定的横向刻蚀,如虚线圈202所示。由于氮化层104的材料和氧化层105不同,故氮化层104不会被刻蚀。

如图1D所示,之后形成牺牲氧化层203,例如:牺牲氧化层203的厚度为如图1E所示,之后在去除所述牺牲氧化层203。由于牺牲氧化层203和氧化层103的材料相同,故在刻蚀去除牺牲氧化层203的过程中,氧化层103也会被横向刻蚀一定的量。氧化层103总共被横向刻蚀的区域如图1F的虚线圈204所示。氧化层103的总共被横向刻蚀的距离为d1,在一个实例中d1为0.6微米。

如图1F所示,在牺牲氧化层203去除之后,去除氮化层104。

如图1G所示,之后进行P型外延层106的生长直至将沟槽201完全填充。图1G中仅显示了P型外延层106的生长过程中的结构。可以看出,由于氧化层103会被横向刻蚀一定的距离d1,使得沟槽201外周宽度为d1的区域内的N型外延层102未被氧化层103保护而暴露出来。由于外延生长工艺是选择在外延层的表面生长,在氧化层的表面不生长,这样外延生长过程中,P型外延层106会同时在沟槽201的侧面和底部表面以及沟槽201外的未被氧化层103覆盖的N型外延层102表面同时生长,在沟槽201外的未被氧化层103覆盖的N型外延层102表面形成的P型外延层106的厚度大于氧化层103的厚度后会延伸到氧化层103的表面并同时横向生长,最后使得相邻沟槽201内的P型外延层106容易在沟槽201之间氧化层103的表面上互相延伸而接触合并而连接成一整体结构,这种形成于氧化层103上且互相横向接触合并的P型外延层106容易产生应力并形成位错(dislocation),最后会影响器件的性能。

发明内容

本发明所要解决的技术问题是提供一种沟槽外延的填充方法,能防止相邻沟槽中外延层延伸到沟槽外并形成合并结构,从而能消除由于沟槽外延层的合并而产生的应力以及避免由此产生的位错,提高器件的性能。

为解决上述技术问题,本发明提供的沟槽外延的填充方法包括如下步骤:

步骤一、在半导体衬底表面形成由第一氧化层、第二氮化层和第三氧化层叠加形成的硬质掩模层。

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