[发明专利]一种基于FPGA的多通道高速码流切换方法

权利要求书

1.一种基于FPGA的多通道高速码流切换方法，其特征在于，包括以下步骤：

S1：对输入高速码流预处理

对输入高速码流预处理包括以下步骤：

T1：采用伴随时钟对输入高速码流进行同步采样；

T2：对步骤T1中的采样数据进行串并转换为低速N路并行码流；

S2：生成低频信号

所述低频信号包括：由伴随时钟分频获得的N分频低速信号和表征数据相位；

S3：获得鉴相信号

获得鉴相信号的步骤为：

采用系统时钟对所述N分频低速信号采样，获取所述N分频低速信号的信号跳变时刻，同时获得一个脉冲宽度的鉴相信号，且系统时钟周期小于N分频低速信号周期的1/3；

S4：生成重同步信号

生成重同步信号包括以下步骤：

E1:判断输出码流总速率和所述输入码流总速率的大小关系，当输出码流总速率等于输入码流总速率时进行步骤E2，当输出码流总速率大于输入码流总速率时进行步骤E3；

E2：取任一所述鉴相信号作为数据同步启动标识，在系统时钟下产生周期性的重同步信号；

E3：将所有所述鉴相信号作为重同步信号；

S5：码流切换输出

所述码流切换输出的步骤为：在所述重同步信号下，采用系统时钟对所述N路并行码流进行数据同步，完成跨时钟域采样，进一步实现多通道的并行码流切换输出。

2.根据权利要求1所述的一种基于FPGA的多通道高速码流切换方法，其特征在于，在步骤T2中，N取值为4、8、16的一种。

3.根据权利要求1所述的一种基于FPGA的多通道高速码流切换方法，其特征在于，在步骤S2中，所述N分频低速信号上升沿表示数据零相位，且N分频低速信号占空比为1:1。

4.根据权利要求1所述的一种基于FPGA的多通道高速码流切换方法，其特征在于，所述码流切换输出采用系统时钟进行倍频处理，恢复为输出高速码流。

5.根据权利要求4所述的一种基于FPGA的多通道高速码流切换方法，其特征在于，所述输出高速码流的总速率必须大于等于所述输入高速码流的总速率；且在所述高速码流输出和所述输入高速码流的速率一致时，系统时钟必须与输入伴随时钟同源，相位可不同。

6.根据权利要求1所述的一种基于FPGA的多通道高速码流切换方法，其特征在于，在步骤S1中，对输入高速码流预处理的步骤包括：

T3：对输入高速码流中的门控和数据信号归一化处理，以满足连续或断续输入的需求。