[发明专利]一种基于FPGA的多通道高速码流切换方法

说明书

本发明提供了一种基于FPGA的多通道高速码流切换方法，包括对输入高速码流预处理的步骤、生成低频信号的步骤、获得鉴相信号的步骤、生成重同步信号的步骤、码流切换输出的步骤。本发明通过采用分频、鉴相、重同步和倍频处理技术，不依赖于FPGA的FIFO资源，实现了多通道高速码流的同步切换，避免了全局时钟使用多路选择开关，提高了输出码流的钟码时延等性能和FPGA设计性能。且本发明提供的FPGA模块，资源需求相对较小，适于小规模反熔丝FPGA设计，从而满足高可靠的宇航应用。

技术领域

本发明涉及多通道高速码流的切换方法，具体涉及一种基于FPGA的多通道高速码流切换方法。

背景技术

随着数据处理技术的发展，单一FPGA无法完成所有处理任务，需要多个FPGA协同工作。在任务协同处理过程中，经常面临来自不同FPGA的高速处理后的数据进行分发。此外，某些特殊应用场合还必须保障数据的连续性，如卫星基带数据处理中的AOS编码、LDPC和加密等。

目前常用的FPGA设计方法是通过FIFO进行同步后分发或者直接通过多路选择开关输出。采用FIFO同步方法需要FPGA产品能够支持FIFO，而且通道越多，需要的FIFO资源越多，并且具有FIFO资源的FPGA易受空间单粒子翻转的影响，不满足高可靠的宇航应用；通过多路选择开关切换输出，全局时钟网络也会存在切换开关，影响了时钟的性能，同时每个开关均会增加一个全局时钟网络，并存在跨时钟域问题。申请号为201010211194.1的中国专利，公开了一种对多路信号进行选择输出的切换器及方法，该包括：切换器接收多路异步串行接口(ASI)码流，当所述切换器工作在现场可编程门阵列(FPGA)选通路模式时，对接收的各路码流进行信号分析，之后按照预设规则将其中一路ASI码流作为输出码流输出至调制器。采用其所述的技术方案，可对接收的多路ASI码流进行信号分析，并选择信号较好的ASI码流输出，提高了移动多媒体广播系统稳定性及用户体验，并且提供了一种能最大效率的切换策略。具体的，其通过对码流进行编码违例检测、无数据检测和包头“47”连续失同步检测的方式产生告警信息，再对告警项的码流作为切换的目标码流来实现码流的快速选择输出。这种快速选择输出的方式在输出前，需要繁琐的切换工作才能达到切换的目的，迫切需要加以改进。

发明内容

为解决上述问题，本发明提供了一种基于FPGA的多通道高速码流切换方法，其通过采用分频、鉴相、重同步和倍频处理技术，不依赖于FPGA的FIFO资源，实现了多通道高速码流的同步切换，避免了全局时钟使用多路选择开关，提高了输出码流的钟码时延等性能和FPGA设计性能。且本发明提供的FPGA模块，资源需求相对较小，适于小规模反熔丝FPGA设计，从而满足高可靠的宇航应用。

为实现所述技术目的，本发明的技术方案是：一种基于FPGA的多通道高速码流切换方法，包括以下步骤：

S1：对输入高速码流预处理；

S2：生成低频信号；

S3：获得鉴相信号；

S4：生成重同步信号；

S5：码流切换输出。

进一步，在步骤S1中，对输入高速码流预处理包括以下步骤：

T1：采用伴随时钟对输入高速码流进行同步采样；

T2：对步骤T1中的采样数据进行串并转换为低速N路并行码流，其中N取值为4、8、16的一种。

进一步，所述低频信号包括：由伴随时钟分频获得的N分频低速信号和表征数据相位，输入高速码流利用伴随时钟进行串并转换，转换完成可进行数据锁存，该时刻为数据零相位，数据每向后延时一拍，相位移动(360/N)^。。

进一步，所述N分频低速信号的上升沿表示数据零相位(即数据跳变时刻)，且N分频低速信号占空比为1:1。