[发明专利]半导体结构和方法

说明书

本发明实施例提供了一种制造半导体器件的方法和半导体器件，其中，在半导体衬底上方形成具有钴‑锆‑钽的多个层，图案化多个层，并且在CZT材料上方沉积多个介电层和导电材料。另一CZT材料层包封导电材料。本发明实施例涉及半导体结构和方法。

技术领域

本发明实施例涉及半导体结构和方法。

背景技术

通常，电感器是无源电组件，其可以在通过穿过该无源电组件的电流所产生的磁场中存储能量。电感器可以构建为缠绕介电材料或磁性材料的芯的导电材料的线圈。可以测量的电感器的一个参数是电感器存储磁能量的能力，也称为电感器的电感系数。可以测量的另一参数是电感器的品质(Q)因数。电感器的Q因数是电感器的效率的测量方法并且在给定频率下可以计算为电感器的感抗与电感器的电阻的比率。

电感器可以用于广泛的应用中。电感器的一个这样的应用可以是作为抗流器，其中，电感器设计为对电路中具有特定频率的信号具有高感抗，或阻挡电路中具有特定频率的信号，同时允许电路中不同频率处的其他信号的通过。例如，抗流器可以制造为阻挡射频(RF)，并且可以称为RF抗流器，其可以用于无线电通信。电感器的另一应用可以是作为调压器，其中，电感器用于电压控制电路以降低电源中的突然改变，因此对电路系统提供平稳的电压以用于改进系统性能。

传统地，电感器用作离散组件，离散组件放置在诸如印刷电路板(PCB)的衬底上，并且连接至诸如集成电路(IC)芯片、通孔接触焊盘和导电迹线的系统的其他部件。离散电感器体积大，在PCB上使用较大的占用面积，并且消耗大量功率。由于电器件的持续小型化，因此，将电感器集成至IC芯片内是可期望的。因此，需要制造集成的电感器，该集成的电感器在不牺牲电性能的情况下提供尺寸、成本和功率减小的益处。

发明内容

根据本发明的一些实施例，提供了一种制造半导体器件的方法，所述方法包括：在半导体衬底上方形成第一钴-锆-钽(CZT)层和第二钴-锆-钽层，其中，所述第一钴-锆-钽层包括：第一金属层；第一钴-锆-钽材料；以及第一氧化钴-锆-钽(OCZT)材料；在所述第二钴-锆-钽层上方施加掩模；湿蚀刻所述第二钴-锆-钽层以暴露所述第一钴-锆-钽层的部分；处理所述第一钴-锆-钽层的暴露的部分；在所述第二钴-锆-钽层上方形成第一介电材料；在所述第一介电材料上方形成第一电感线圈；在所述第一电感线圈上方形成第二介电材料；以及形成穿过所述第二介电材料并且与所述第二钴-锆-钽层接触的第三钴-锆-钽层。

根据本发明的另一些实施例，提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成多个钴-锆-钽(CZT)层，其中，所述多个钴-锆-钽层的每个钴-锆-钽层均包括：金属层；氧化钴-锆-钽材料层；和钴-锆-钽材料，位于所述金属层和所述氧化钴-锆-钽材料层之间；将所述多个钴-锆-钽层成形为阶梯形图案；在所述阶梯形图案上方沉积第一介电帽；在所述第一介电帽上方沉积第二介电帽；在所述第二介电帽上方形成电感线圈；在所述电感线圈上方沉积第三介电帽；形成开口以暴露所述多个钴-锆-钽层；在所述电感线圈上方沉积穿过所述开口的覆盖钴-锆-钽层。

根据本发明的又一些实施例，提供了一种半导体器件，包括：半导体衬底；多个层，位于所述半导体衬底上方，其中，所述多个层具有阶梯形侧壁，并且其中，所述多个层的每个层均包括：金属层；钴-锆-钽(CZT)材料，位于所述金属层上方；以及氧化钴-锆-钽材料，位于所述钴-锆-钽材料上方；多个介电层，位于所述多个层上方；电感线圈，位于所述多个介电层上方；覆盖电介质，位于所述电感线圈上方；以及第二钴-锆-钽材料，穿过所述多个介电层在所述覆盖电介质上方延伸，并且与所述多个层的至少一个接触。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A至图1B示出了根据一些实施例的在半导体衬底上方形成的CZT多层。