[发明专利]衬底、半导体封装结构和制造工艺

说明书

一种衬底包含第一介电结构、第一电路层、第二介电结构和第二电路层。所述第一电路层内嵌于所述第一介电结构中，且并不从所述第一介电结构的第一表面突出。所述第二介电结构安置于所述第一介电结构的所述第一表面上。所述第二电路层内嵌于所述第二介电结构中，且电连接到所述第一电路层。所述第二电路层的第一表面大体上与所述第二介电结构的第一表面共面，且所述第一电路层的第一表面的表面粗糙度值不同于所述第二电路层的所述第一表面的表面粗糙度值。

技术领域

本发明涉及衬底，半导体封装结构和制造工艺的技术领域，且更具体地说，涉及嵌入型迹线衬底，包含上述者的半导体封装结构和用于制造上述者的制造工艺。

背景技术

随着电子行业的快速发展和半导体处理技术的进展，半导体芯片与更多的电子组件集成以实现更好的电气性能。因此，半导体芯片具备更多的输入/输出(I/O)连接件。为制造包含具有增加数目I/O连接件的半导体芯片的半导体封装，可相对应地增大半导体芯片和半导体封装的大小。因此，制造成本可能相应地增加。或者，为使包含具有增加数目I/O连接件的半导体芯片的半导体封装的大小最小化，应相应地增加用于携载半导体芯片的半导体衬底的接合垫密度。

发明内容

在一些实施例中，衬底包含第一介电结构、第一电路层、第二介电结构和第二电路层。所述第一电路层内嵌于所述第一介电结构中，且并不从所述第一介电结构的第一表面突出。所述第二介电结构安置于所述第一介电结构的所述第一表面上。所述第二电路层内嵌于所述第二介电结构中，且电连接到所述第一电路层。所述第二电路层的第一表面大体上与所述第二介电结构的第一表面共面，且所述第一电路层的第一表面的表面粗糙度值不同于所述第二电路层的所述第一表面的表面粗糙度值。

在一些实施例中，半导体封装结构包含衬底、半导体裸片和封装体。所述衬底包含第一介电结构、第一电路层、第二介电结构和第二电路层。所述第一电路层内嵌于所述第一介电结构中，且并不从所述第一介电结构的第一表面突出。所述第二介电结构安置于所述第一介电层的所述第一表面上。所述第二电路层内嵌于所述第二介电层中，且电连接到所述第一电路层。所述第二电路层的第一表面大体上与所述第二介电结构的第一表面共面，且所述第一电路层的第一表面的表面粗糙度值不同于所述第二电路层的所述第一表面的表面粗糙度值。所述半导体裸片电连接到所述第二电路层。所述封装体覆盖所述半导体裸片和所述衬底的表面。

在一些实施例中，制造方法包含：(a)提供布线结构，其中所述布线结构包括第一介电结构和第一电路层；(b)将第二介电结构安置于所述布线结构上；(c)形成多个开口于所述第二介电结构的第一表面上；(d)将导电材料安置于所述第二介电结构的所述第一表面和所述开口上；且(e)电解蚀刻位于所述第二介电结构的所述第一表面上的所述导电材料，以形成内嵌于所述第二介电结构中的第二电路层。

附图说明

图1说明根据本发明的一些实施例的衬底的截面视图。

图2说明根据本发明的一些实施例的展示于图1中的不包含导电桩的衬底的部分的顶视图；

图3说明根据本发明的一些实施例的展示于图1中的包含导电桩的衬底的部分的顶视图。

图4说明根据本发明的一些实施例的衬底的截面视图。

图5说明根据本发明的一些实施例的衬底的截面视图。

图6说明根据本发明的一些实施例的半导体封装结构的截面视图。

图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18和图19说明根据本发明的一些实施例的用于制造衬底的制造工艺。

图20和图21说明根据本发明的一些实施例的用于制造衬底的制造工艺。

图22、图23、图24、图25、图26、图27和图28说明根据本发明的一些实施例的用于制造衬底的制造工艺。