[发明专利]一种PLL的分频调节方法

说明书

本发明提供了一种PLL的分频调节方法，应用于嵌入式系统中，其中，根据锁相环的默认分频值获取对应的多个分频频点；处理器频率调节器于一预定采样周期内获取处理器的负载状态，并根据负载状态获得一处理器的目标频点；根据目标频在频点之间的位置，确定需要增加的虚拟频点的频率范围；于频率范围之内计算获得多个虚拟频点对应的等效频率；判断目标频点的频率是否与虚拟频点对应的等效频率相等；若否，处理器频率调节器切换至对应的分频频点；调整锁相环的分频值，使锁相环输出与虚拟频点对应的时钟源信号至处理器。克服了现有技术中锁相环被固定之后，可用频点不足且各频点对应的频率存在的差异较大的问题。

技术领域

本发明涉及通信技术领域，尤其涉及一种PLL的分频调节方法。

背景技术

DVFS(Dynamic Voltage and Frequency Scaling，动态电压频率调整方法，)是嵌入式系统一个非常重要的功能，主要根据芯片所运行的应用程序对计算能力的不同需要，动态调节芯片的运行频率和电压(对于同一芯片，频率越高，需要的电压也越高)，从而达到节能的目的。处理器(CPU，Central Processing Unit)运行所需的频点一般由芯片设计的PLL(Phase Locked Loop，锁相环)提供支持，使得CPU能够运行在从几十MHz～2GHz左右的宽频范围。由于上述的频段范围比较宽，大多数芯片实现方案上都采用多个PLL的方式，频率较低的时候运行在一个PLL上，频率较高的时候切换到另外一个PLL上，但是这种处理方式存在以下缺陷，如果运行程序的负载变化较为剧烈，CPU的运行时钟源可能会非常频繁的在两个PLL之间来回切换，这就带来了不稳定因素，尤其是当CPU的温度较高的时候。

在另一解决方法中，CPU只用频率最高的PLL提供的时钟源，然后PLL一直锁定在最高频率，调频时只修改外部分频值，这种方案由于OD分频值只能取1、2、4、8等整数值，这就造成了频率上的巨大空隙。这在负载较大但不满载的时候，会带来剧烈的频率波动。

发明内容

针对现有技术中动态调节处理器的运行频率存在的上述问题，现提供一种旨在实现提供多个虚拟频点，可有效的扩展频点范围，缩小频点之间的频率差异避免处理器频率调节器带来的频率颠簸的问题的PLL的分频调节方法。

具体技术方案如下：

一种PLL的分频调节方法，应用于嵌入式系统中，其中，提供一锁相环、处理器以及处理器频率调节器；

步骤S1、根据所述锁相环的默认分频值获取对应的多个分频频点；

步骤S2、所述处理器频率调节器于一预定采样周期内获取所述处理器的负载状态，并根据所述负载状态获得一所述处理器的目标频点；

步骤S3、根据所述目标频点在所述分频频点之间的位置，确定需要增加的虚拟频点的频率范围；

步骤S4、于所述频率范围之内计算获得多个虚拟频点对应的等效频率；

步骤S5、判断所述目标频点的频率是否与所述虚拟频点对应的等效频率相等；

若否，所述处理器频率调节器切换至对应的所述分频频点；

步骤S6、调整所述锁相环的分频值，使所述锁相环输出与所述虚拟频点对应的时钟源信号至所述处理器。

优选的，所述步骤S1中，所述锁相环根据所述处理器的最大工作频率以及多个所述默认分频值，获取多个所述频点；

所述默认分频值的取值为1、2、4、8、16。

优选的，在所述步骤S3中，于所述频率范围中获取一最高频点以及一最低频点，于所述最高频点以及所述最低频点之间定义N个所述虚拟频点，其中N0。

优选的，在所述步骤S4中：

步骤S41、将所述预定采样周期均分为M个，M＝N+1；