[发明专利]衬底结构、包含衬底结构的半导体封装和其制造方法

说明书

一种衬底结构包含介电层、第一电路层、至少一个导电结构和第一保护层。所述第一电路层邻近于所述介电层的第一表面。所述导电结构包含第一部分和第二部分。所述第一部分位在所述第一电路层上。所述第一保护层位在所述介电层上且接触所述导电结构的所述第一部分的侧壁的至少一部分。所述第一电路层与所述导电结构一体地形成。

技术领域

本发明涉及一种衬底结构、一种半导体封装和一种制造方法，且涉及一种包含嵌入式迹线衬底(embedded trace substrate,ETS)的衬底结构、一种包含所述衬底结构的半导体封装和一种用于制造所述衬底结构的方法。

背景技术

半导体芯片可与大量电子组件整合以实现强电气性能。因此，半导体芯片具备大量输入/输出(input/output,I/O)连接。为了实施使用具有大量I/O连接的半导体芯片的半导体封装，可对应地将半导体芯片和半导体封装制造得较大。因此，制造成本可能对应地较高。或者，为了使半导体封装保持较小同时实施具有大量I/O连接的半导体芯片，可对应地将用于携载半导体芯片的半导体衬底的接合衬垫(bonding pad)密度制造得较大。然而，在此类实施方案中，接合衬垫上的焊料(solder)之间的桥接(bridge)的形成可能是需要关注的问题。

发明内容

在一些实施例中，根据一方面，一种衬底结构包含介电层、第一电路层、至少一个导电结构(conductive structure)和第一保护层。所述第一电路层邻近于所述介电层的第一表面。所述导电结构包含第一部分和第二部分。所述第一部分位在所述第一电路层上。所述第一保护层位在所述介电层上且接触所述导电结构的所述第一部分的侧壁的至少一部分。所述第一电路层与所述导电结构一体地形成。

在一些实施例中，根据另一方面，一种半导体封装包含衬底结构、半导体裸片和封装体(encapsulant)。所述衬底结构包含介电层、第一电路层、至少一个导电结构和第一保护层。所述第一电路层邻近于所述介电层的第一表面。所述导电结构包含第一部分和第二部分。所述第一部分位在所述第一电路层上。所述第一保护层位在所述介电层上且接触所述导电结构的所述第一部分的侧壁的至少一部分。所述第一电路层与所述导电结构一体地形成。所述半导体裸片位在所述衬底结构上且电连接到所述导电结构的所述第二部分。所述封装体覆盖所述半导体裸片和所述衬底结构。

在一些实施例中，根据另一方面，一种用于制造衬底结构的方法包含：提供载体；以及在所述载体上形成第一光阻、第一保护层和第二光阻，其中所述第一光阻界定至少一个第一开口，所述第一保护层界定与所述第一光阻的所述第一开口连通的至少一个第二开口，所述第二光阻界定多个电路开口，且所述电路开口中的至少一者与所述第一保护层的所述第二开口连通。所述方法进一步包含：分别在所述第一光阻的所述第一开口、所述第一保护层的所述第二开口和所述第二光阻的所述电路开口中一体地形成导电结构的第二部分、所述导电结构的第一部分和第一电路层；以及去除所述载体和所述第一光阻以暴露所述导电结构的所述第二部分的上表面和侧壁。

附图说明

当结合附图阅读时，从以下详细描述最好地理解本发明的一些实施例的方面。应注意，各种结构可能未按比例绘制，且各种结构的尺寸可出于论述的清楚起见而任意增大或减小。

图1说明根据本发明的衬底结构的一些实施例的截面图。

图2说明根据本发明的衬底结构的一些实施例的截面图。

图3说明根据本发明的衬底结构的一些实施例的截面图。

图4说明根据本发明的衬底结构的一些实施例的截面图。

图5说明根据本发明的衬底结构的一些实施例的截面图。

图6说明根据本发明的半导体封装的一些实施例的截面图。

图7说明根据本发明的一些实施例的用于制造衬底结构的方法的实例的一或多个阶段。