[发明专利]画素阵列基板与显示装置

权利要求书

1.一种画素阵列基板，其特征在于，包括：

基板；

多条第一扫描线；

多条第二扫描线，所述第一扫描线与所述第二扫描线交替排列，且在同一图框时间中，所述第一扫描线被致能的时间长度不同于所述第二扫描线被致能的时间长度；

多条数据线，相交于所述第一扫描线与所述第二扫描线；以及

多个画素结构，配置于所述基板上且呈阵列排列，各所述画素结构包括：

第一有源组件，由对应的其中一条所述第一扫描线控制；

第二有源组件，由对应的其中一条所述第二扫描线控制；

画素电极，连接至所述第二有源组件，而所述第一有源组件连接至其中一条数据线，其中相邻的所述第一扫描线与所述第二扫描线的间距为所述画素结构的间距的三分之一至二分之一；

垫底电极，配置于所述基板上，电性连接于所述画素电极，所述垫底电极包括第一垫底电极与第二垫底电极，其中所述第一垫底电极于所述基板上的正投影不重叠于所述第二垫底电极于所述基板上的正投影，且所述第一垫底电极与所述第二垫底电极之间配置有对应的一条所述第二扫描线；以及

共同电极，设置于所述基板上且位于所述垫底电极与所述画素电极之间。

2.根据权利要求1所述的画素阵列基板，其特征在于，所述画素阵列基板，还包括一栅极驱动电路，设置于所述基板上且包括多条栅极块信号线与多条栅极选择信号线，其中每连续N条所述第一扫描线划分成第一扫描线组，各所述第一扫描线组连接到同一条栅极块信号线，每连续N条所述第二扫描线依序连接N条栅极选择信号线，N为正整数，且每一条所述栅极块信号线被致能的时间长度中，所述N条栅极选择信号线依序被致能。

3.根据权利要求1所述的画素阵列基板，其特征在于，所述共同电极包括第一共同电极与第二共同电极，所述第一共同电极于所述基板上的正投影重叠于所述第一垫底电极于所述基板上的正投影，且所述第二共同电极于所述基板上的正投影重叠于所述第二垫底电极于所述基板上的正投影。

4.根据权利要求1所述的画素阵列基板，其特征在于，各所述画素结构还包括：

栅绝缘层，覆盖所述第一有源组件的栅极、所述第二有源组件的栅极与所述垫底电极，所述栅绝缘层具有暴露出部分所述第一垫底电极的第一栅绝缘层开口与暴露出部分所述第二垫底电极的第二栅绝缘层开口；以及

连接电极，配置于所述栅绝缘层上，电性连接所述第二有源组件的漏极，且所述连接电极通过所述第一栅绝缘层开口连接所述第一垫底电极，并通过所述第二栅绝缘层开口连接所述第二垫底电极。

5.根据权利要求4所述的画素阵列基板，其特征在于，各所述画素结构还包括：

保护层，覆盖所述第一有源组件与所述第二有源组件，并具有保护层开口，其中所述画素电极通过所述保护层开口电性连接所述连接电极。

6.根据权利要求5所述的画素阵列基板，其特征在于，所述保护层具有第一保护层开口与第二保护层开口，所述第一保护层开口位于所述第一栅绝缘层开口上方而所述第二保护层开口位于所述第二栅绝缘层开口上方。

7.根据权利要求4所述的画素阵列基板，其特征在于，所述连接电极与所述第二有源组件的所述漏极为一体成形。

8.根据权利要求4所述的画素阵列基板，其特征在于，各所述画素结构所对应连接的一条所述第二扫描线位于所述第一栅绝缘层开口与所述第二栅绝缘层开口之间。

9.一种显示装置，其特征在于，所述显示装置包括如权利要求1至8中任一项所述的画素阵列基板以及配置于所述画素阵列基板上的显示介质。