[发明专利]存储器侧高速缓存中通路的伺机增加

说明书

本申请公开了存储器侧高速缓存中通路的伺机增加。处理器包括处理器核以及耦合到该处理器核的高速缓存控制器。高速缓存控制器用于为存储器分配高速缓存中的多个高速缓存条目，其中，处理器核用于：检测安装在计算系统中的所述存储器的量；以及响应于检测到少于所述计算系统的所述存储器的最大可允许量，指示所述高速缓存控制器增加在其中分配所述多个高速缓存条目的所述高速缓存的通路的数量。

本公开涉及存储器管理领域，更具体地，涉及在存储器侧高速缓存中将高速缓存条目分配至的通路数量的增加。

背景技术

高速缓存是透明地存储数据使得对那个数据的未来请求可更快地被提供的计算机组件。存储在高速缓存中的数据可包括：较早时已计算出的多个唯一值；或者存储在别处(诸如，在远的存储器(或主存储器)中)的原始值的复制。如果所请求的数据在高速缓存中，则可通过读取该高速缓存来处理该请求，这相比读取远的存储器是相对更快的。否则，从所请求数据的原始存储位置取出所请求数据。因此，对在高速缓存中的数据的请求典型地处理得比对不在高速缓存中的数据快。

现今采用的存储器侧高速缓存(特别是对于高带宽存储器侧高速缓存)也是高容量的，变得大至32千兆字节(GB)或更大。该大尺寸的结果意味着存储用于此类高速缓存的高速缓存标签在占用额外高速缓存存储器空间方面变得昂贵。结果，为了减少存储高速缓存标签阵列所需的高速缓存存储器，大型存储器侧高速缓存是直接映射的，而不是集合关联式映射的。

附图说明

图1是根据本公开的实施例的示例系统架构的框图，该示例系统架构将高带宽存储器(HBM)实现为多通道直接随机存取存储器(DRAM)系统中的存储器侧高速缓存(MSC)。

图2是根据本公开的实施例的图1中的MSC的详细框图。

图3是根据本公开的附加实施例的图1中的MSC的框图。

图4是根据本公开的另一实施例的图1中的MSC的框图。

图5是根据本公开的实施例的直接映射高速缓存架构的框图。

图6是根据本公开的实施例的集合关联的高速缓存架构的框图。

图7A是示出根据本公开的实施例的对支持512GB容量的DRAM的原始32GB直接映射高速缓存的寻址的框图。

图7B是示出根据本公开的实施例的对图7A的32GB高速缓存的经重新配置的寻址的框图，其作为四通路集合关联的高速缓存转而支持128G的DRAM。

图7C是示出根据本公开的实施例的对图7A的32GB高速缓存的经重新配置的寻址的框图，其作为两通路集合关联的高速缓存转而支持256G的DRAM。

图7D是示出根据本公开的实施例的对图7A的32GB高速缓存的经重新配置的寻址的框图，其作为两通路集合关联的高速缓存转而支持128G的DRAM。

图8是根据本公开的实施例的用于增加至存储器侧高速缓存的通路数量的示例性方法的流程图。

图9A是示出根据实施例的有序流水线以及寄存器重命名级、乱序发布/执行流水线的框图。

图9B是示出根据本公开的实施例的用于处理器的微架构的框图，该处理器能以通路数量的增加来重新配置存储器侧高速缓存。

图10示出根据本公开的实施例的用于处理器的微架构的框图，该处理器包括用于以通路数量的增加来重新配置存储器侧高速缓存的逻辑电路。

图11是根据一种实现方式的计算机系统的框图。

图12是根据另一实现方式的计算机系统的框图。

图13是根据一种实现方式的片上系统的框图。

图14示出根据本公开的实施例的用于计算系统的框图的另一实现方式。