[发明专利]时钟门控电路

权利要求书

1.一种时钟门控电路，用以根据时钟输入信号以及逻辑使能信号，产生时钟使能信号，其特征在于，所述时钟门控电路包括：

第一晶体管群组，串联于电源与地之间，用以接收所述逻辑使能信号并产生第一输出；

第二晶体管群组，串联于所述电源与地之间，用以接收所述第一输出，并产生第二输出；

第三晶体管群组，串联于所述电源与地之间，用以接收所述第二输出以及反相第二输出；以及

与门电路，其中一个输入端用以接收所述第二输出以及另一个输入端用以接收所述时钟输入信号，并产生所述时钟使能信号；

所述第一晶体管群组、第二晶体管群组及第三晶体管群组中的每一个中的一个晶体管的栅极分别接收所述时钟输入信号。

2.如权利要求1所述的时钟门控电路，其特征在于，在所述逻辑使能信号为逻辑1时，所述与门电路产生所述时钟使能信号；在所述逻辑使能信号为逻辑0时，所述时钟使能信号被截止。

3.如权利要求1所述的时钟门控电路，其特征在于，所述与门电路包括：

与非门，用以接收所述第二输出以及所述时钟输入信号，并产生反相时钟使能信号；以及

反相电路，耦接所述与非门的输出，用以接收所述反相时钟使能信号，并产生所述时钟使能信号。

4.如权利要求1所述的时钟门控电路，其特征在于，所述第一晶体管群组包括：

第一晶体管，所述第一晶体管的源极耦接所述电源，所述第一晶体管的栅极接收所述逻辑使能信号；

第二晶体管，所述第二晶体管的源极耦接所述第一晶体管，所述第二晶体管的栅极接收所述时钟输入信号；以及

第三晶体管，所述第三晶体管的漏极耦接所述第二晶体管，所述第三晶体管的源极耦接至地，其栅极接收所述逻辑使能信号。

5.如权利要求3所述的时钟门控电路，其特征在于，所述第二晶体管群组包括：

第一晶体管，所述第一晶体管的源极耦接所述电源，所述第一晶体管的栅极接收所述第一输出；

第二晶体管，所述第二晶体管的源极耦接所述第二晶体管群组的所述第一晶体管，所述第二晶体管的栅极接收所述时钟输入信号；

第三晶体管，所述第三晶体管的漏极耦接所述第二晶体管群组的所述第二晶体管，所述第三晶体管的栅极接收所述第一输出；以及

第四晶体管，所述第四晶体管的漏极耦接所述第二晶体管群组的所述第三晶体管，所述第四晶体管的源极耦接至地，所述第四晶体管的栅极接收所述反相时钟使能信号。

6.如权利要求3所述的时钟门控电路，其特征在于，所述第三晶体管群组包括：

第一晶体管，所述第一晶体管的源极耦接所述电源，所述第一晶体管的栅极接收所述反相第二输出；

第二晶体管，所述第二晶体管的源极耦接所述第三晶体管群组的所述第一晶体管，所述第二晶体管的漏极接收所述第二输出，所述第二晶体管的栅极接收所述反相时钟使能信号；

第三晶体管，所述第三晶体管的漏极耦接所述第三晶体管群组的所述第二晶体管，所述第三晶体管的栅极接收所述时钟输入信号；以及

第四晶体管，所述第四晶体管的漏极耦接所述第三晶体管群组的所述第三晶体管，所述第四晶体管的漏极耦接至地，其栅极接收所述反相第二输出。

7.如权利要求6所述的时钟门控电路，其特征在于，还包括：

另一反相电路，用以接收所述第二输出，并提供所述反相第二输出给所述第三晶体管群组的所述第一晶体管及所述第四晶体管的栅极。