[发明专利]基于TTA架构的神经网络处理机

权利要求书

1.一种基于TTA架构的神经网络处理机，其特征在于，包括数据交换网络和与该数据交换网络通过TTA架构模式连接的多个功能单元，所述多个功能单元包括SD卡模块、DDR3SDRAM模块、指令地址计数器、指令存储单元、指令译码单元、图像存储单元、神经网络运算单元、神经网络中间层输出结果寄存器和特征分类器，所述数据交换网络、指令地址计数器、指令存储单元、指令译码单元、图像存储单元、神经网络运算单元、神经网络中间层输出结果寄存器和特征分类器，通过可编程门阵列FPGA实现，其中：

SD卡模块：用于存储神经网络系统中的大规模数据，并作为上位机和内存模块传输数据的中转站，实现与上位机的通信；

DDR3SDRAM模块：用于为神经网络系统提供高速的存数和取数功能；

指令地址计数器：用于提供下一条将要执行指令的地址；

指令存储单元：用于存储处理机的所有指令，并根据指令地址计数器提供的指令地址，输出处理机将要执行的指令；

指令译码单元：用于对指令存储单元输出的指令进行译码，获取控制数据的传输的控制信号；

图像存储单元：用于存储作为神经网络第一层输入信号的待识别图像；

神经网络运算单元：包括多个神经元，每个神经元用于实现神经网络中最基本的乘法累加操作，通过指令对神经网络运算单元进行分时复用，可虚拟出任意多个神经网络运算单元；

神经网络中间层输出结果寄存器：包括多个结果寄存器，用于存储神经网络中间层神经元的输出结果，并将其作为下一层神经元的输入信号；

特征分类器：用于对高阶图像特征进行分类；

数据交换网络：用于根据指令存储单元输出的指令，使数据在各功能单元之间进行传输，并当数据传输到某个功能单元时，触发该功能单元进行相应操作。

2.根据权利要求1所述的基于TTA架构的神经网络处理机，其特征在于，所述指令存储单元，其存储的处理机的每一条指令包括条件码、源地址、目的地址和立即数，其中，条件码用于判断本条子指令是否执行，源地址用于为数据交换网络提供源寄存器地址，目的地址用于为数据交换网络提供目的寄存器地址，立即数用于当源地址为指定数值时为数据交换网络提供立即数。

3.根据权利要求1所述的基于TTA架构的神经网络处理机，其特征在于，所述神经网络运算单元，其中的每个神经元作为TTA架构的功能单元，多个彼此独立的神经元可实现对输入数据的并行处理。

4.根据权利要求1所述的基于TTA架构的神经网络处理机，其特征在于，所述特征分类器，包括权重存储模块、特征存储模块、线性神经元模块、比较模块、标签输出模块、LCD控制器和控制模块，其中：

权重存储模块：用于存储线性神经元的权重和偏置；

特征存储模块：用于存储高阶图像特征；

线性神经元模块：包括多个线性神经元，用于对权重和输入信号的乘积进行累加；

比较模块：用于比较多个线性神经元的结果；

标签输出模块：用于输出比较模块中具有最大结果的神经元标签，作为对图像的识别结果；

LCD控制器：用于控制识别结果的LCD显示；

控制模块：用于为权重存储模块、特征存储模块和比较模块提供控制信号。

5.根据权利要求1所述的基于TTA架构的神经网络处理机，其特征在于，所述数据交换网络，由控制总线、通用数据传输总线和专用数据通路组成，其中，通用数据传输总线采用基于多端口寄存器堆的连接结构，用于集中各功能单元的源寄存器，形成第一寄存器堆，同时集中各功能单元的目的寄存器，形成第二寄存器堆，并将该两个寄存器堆的对应端口相连接，专用数据通路包括SD卡模块到DDR3SDRAM模块的单向数据传输总线和DDR3SDRAM模块到神经网络运算单元的单向数据传输总线。

6.根据权利要求5所述的基于TTA架构的神经网络处理机，其特征在于，所述第一个寄存器堆，其读地址为指令存储单元中指令的源寄存器地址，通过指令控制该寄存器堆四个输出端口的数据输出。

7.根据权利要求5所述的基于TTA架构的神经网络处理机，其特征在于，所述第二个寄存器堆，其写地址为指令存储单元中指令的目的寄存器地址，通过指令控制该寄存器堆四个输出端口的数据输入。

8.根据权利要求5所述的基于TTA架构的神经网络处理机，其特征在于，所述SD卡模块到DDR3SDRAM模块的单向数据传输总线，由FIFO模块和串并转换电路组成，其中FIFO模块用于对SD卡模块与DDR3SDRAM模块之间的时钟速率进行匹配，串并转换电路用于对SD卡模块与DDR3SDRAM模块之间的数据位宽进行匹配。