[发明专利]基于TTA架构的神经网络处理机

说明书

技术领域

本发明属于图像处理技术领域，涉及一种神经网络处理机，具体涉及一种基于TTA架构的神经网络处理机，可应用于图像处理系统中进行图像高速并行实时处理和识别。

背景技术

TTA架构是经典超长指令字VLIW架构的拓展。经典的VLIW架构比较复杂，为了降低VLIW架构的复杂度，Corporaal等人提出了TTA架构，TTA架构包括功能单元与数据交换网络两个部分，是一种可编程架构，结构简单，指令执行效率高。每个功能单元工作相对独立，并行性高。

人工神经网络是基于生物学中神经网络的基本原理，在理解和抽象了人脑结构和外界刺激响应机制后，以网络拓扑知识为理论基础，模拟人脑的神经系统对复杂信息的处理机制的一种数学模型，具有高度的并行性。人工神经网络处理机是基于人工神经网络构造的一种具体应用系统，它在生产生活中扮演着重要角色。

目前的人工神经网络处理机主采用设计ASIC的方法来实现。ASIC是一种纯硬件电路，速度快，功耗低。采用ASIC实现人工神经网络时，一般的做法是神经网络中有一个神经元，硬件电路就做一个神经元，这种做法对小规模神经网络是行得通的，但是，随着神经网络的发展，神经网络的规模日益增大，使得神经元的个数不断增多，再采取这种做法是不现实的；ASIC采用集成电路工艺，设计过程复杂，而且一旦电路设计完成，就无法修改，缺乏灵活性。

综上所述，目前的人工神经网络处理机，尽管速度快、功耗低，但设计缺乏灵活性，且无法支持任意大规模的神经网络。

发明内容

本发明的目的在于克服上述现有技术存在的缺陷，提出了一种基于TTA架构的神经网络处理机，旨在兼顾低功耗和高速度的同时，增大处理机支持的神经网络规模，并提高处理机设计的灵活性。

为实现上述目的，本发明采取的技术方案为：

一种基于TTA架构的神经网络处理机，包括数据交换网络和与该数据交换网络通过TTA架构模式连接的多个功能单元，所述多个功能单元包括SD卡模块、DDR3SDRAM模块、指令地址计数器、指令存储单元、指令译码单元、图像存储单元、神经网络运算单元、神经网络中间层输出结果寄存器和特征分类器，所述数据交换网络、指令地址计数器、指令存储单元、指令译码单元、图像存储单元、神经网络运算单元、神经网络中间层输出结果寄存器和特征分类器，通过可编程门阵列FPGA实现，其中：

SD卡模块：用于存储神经网络系统中的大规模数据，并作为上位机和内存模块传输数据的中转站，实现与上位机的通信；

DDR3SDRAM模块：用于为神经网络系统提供高速的存数和取数功能；

指令地址计数器：用于提供下一条将要执行指令的地址；

指令存储单元：用于存储处理机的所有指令，并根据指令地址计数器提供的指令地址，输出处理机将要执行的指令；

指令译码单元：用于对指令存储单元输出的指令进行译码，获取控制数据的传输的控制信号；

图像存储单元：用于存储作为神经网络第一层输入信号的待识别图像；

神经网络运算单元：包括多个神经元，每个神经元用于实现神经网络中最基本的乘法累加操作，通过指令对神经网络运算单元进行分时复用，可虚拟出任意多个神经网络运算单元；

神经网络中间层输出结果寄存器：包括多个结果寄存器，用于存储神经网络中间层神经元的输出结果，并将其作为下一层神经元的输入信号；

特征分类器：用于对高阶图像特征进行分类；

数据交换网络：用于根据指令存储单元输出的指令，使数据在各功能单元之间进行传输，并当数据传输到某个功能单元时，触发该功能单元进行相应操作。

上述基于TTA架构的神经网络处理机，所述指令存储单元，其存储的处理机的每一条指令包括条件码、源地址、目的地址和立即数，其中，条件码用于判断本条子指令是否执行，源地址用于为数据交换网络提供源寄存器地址，目的地址用于为数据交换网络提供目的寄存器地址，立即数用于当源地址为指定数值时为数据交换网络提供立即数。

上述基于TTA架构的神经网络处理机，所述神经网络运算单元，其中的每个神经元作为TTA架构的功能单元，多个神经元彼此独立，用于对输入数据进行并行处理。

上述基于TTA架构的神经网络处理机，所述特征分类器，包括权重存储模块、特征存储模块、线性神经元模块、比较模块、标签输出模块、LCD控制器和控制模块，其中：

权重存储模块：用于存储线性神经元的权重和偏置；

特征存储模块：用于存储高阶图像特征；