[发明专利]一种抗PV变化的环路运放电路

说明书

技术领域

本发明属于高精度运放设计技术领域，特别涉及一种环路运放偏置技术的电路结构。

背景技术

随着集成电路工艺尺寸的逐渐缩减，MOS管的本征增益下降，同时，电源电压降低，使得高增益运放的设计越来越困难；此外，传统运放大多具有相当高的功耗，这也限制了其应用范围。环路运放由Benjamin Hershberg在2012年首次提出，应用在pipeline模数转换器中。环路运放的功耗低，结构简单，易于尺寸缩减，具有很高的研究前景。

环路运放的稳定性和精度，与其偏置电路关系密切，现在使用最广泛的电阻偏置，受工艺、电源电压(简称PV)的影响严重。偏置的改变会使得环路运放出现振荡的风险，同时，精度也发生变化，这在运放设计中，是不希望存在的。

发明内容

本发明的目的，在于提供一种抗PV变化的环路运放电路，其可使偏置电压不受电源电压变化的干扰，提高环路运放的稳定性。

为了达成上述目的，本发明的解决方案是：

一种抗PV变化的环路运放电路，包括三级级联反向器；还包括连接在三级级联反向器的第二级反向器和第三级反向器之间的偏置电路。

上述三级级联反向器包括第一NMOS管、第二NMOS管、第三NMOS管、第一PMOS管、第二PMOS管和第三PMOS管，第一NMOS管的漏极与第一PMOS管的漏极连接，作为电路的第一级反向器，第一NMOS管的栅极与第一PMOS管的栅极连接，并共同作为电路的输入端；第二NMOS管的漏极与第二PMOS管的漏极连接，作为电路的第二级反向器，第二NMOS管的栅极与第二PMOS管的栅极连接后，共同连接到第一NMOS管的漏极；第三NMOS管的漏极与第三PMOS管的漏极连接，作为电路的第三级反向器；所述第一NMOS管的源极、第二NMOS管的源极、第三NMOS管的源极均连接VSS，第一PMOS管的源极、第二PMOS管的源极和第三PMOS管的源极均连接VDD。

上述偏置电路包括第一电容和第二电容，第一电容的两端分别连接第二PMOS管的漏极和第三PMOS管的栅极，第二电容的两端分别连接第二NMOS管的漏极和第三NMOS管的栅极。

上述偏置电路包括第四PMOS管，第四PMOS管的漏极连接第三PMOS管的栅极，第四PMOS管的源极连接第一偏置电压，第四PMOS管的栅极接时钟信号。

上述偏置电路包括第四NMOS管，第四NMOS管N的漏极连接第三NMOS管的栅极，第四NMOS管的源极连接第二偏置电压，第四NMOS管的栅极接时钟信号。

上述运放电路闭环工作时，第一NMOS管的栅极与第一PMOS管的栅极连接第三电容Cin的一端，第三电容的另一端作为电路的输入端；第一NMOS管的栅极与第一PMOS管的栅极还连接第四电容Cf的一端，第四电容的另一端连接第三PMOS管的漏极，第三PMOS管的漏极还经第五电容CL连接VSS。

采用上述方案后，本发明将用于控制运放稳定性和精度的偏置电压直接加在第三级反向器的栅极，与第二级反向器输出用电容隔开，在复位相，第二级输出与第三级输入分别设置直流偏置电压，在工作相，将第二级输出与第三级输入通过电容交流耦合。本发明可避免工艺、电源电压变化造成的偏置大小改变，从而提高环路运放的稳定性和精度。

附图说明

图1是本发明的电路图；

图2是本发明闭环工作的电路图；

图3是传统环路运放闭环工作的电路图；

图4是本发明闭环工作时，在TT、FS、SF、SS、FF工艺角下的输出仿真曲线图；

图5是传统环路运放闭环工作时，在TT、FS、SF、SS、FF工艺角下的输出仿真曲线图；

图6是本发明和传统环路运放的偏置电压随电源电压的变化曲线图。

具体实施方式

以下将结合附图，对本发明的技术方案及有益效果进行详细说明。

如图1所示，本发明提供一种抗PV变化的环路运放电路，其是在图3所示环路运放的基础上进行改进，主要是在第二级反向器输出和第三级反向器输入之间添加电容，在复位相时，通过固定的偏置电压，为第三级的输入设置直流偏置，放大相时，偏置电路断开，第三级与第二级通过电容耦合。