[发明专利]无焊垫外扇晶粒叠层结构及其制作方法

说明书

本发明公开了一种无焊垫的外扇晶粒叠层结构，包括位于基材上的第一晶粒；第一介电层，共形地覆盖于第一晶粒上；第一线路重布层，位于第一介电层上；第一插塞，电性连接第一晶粒和第一线路重布层；第一覆盖层，共形地覆盖于第一线路重布层上；第二晶粒，贴附于第一覆盖层上；第二介电层，共形地覆盖于第二晶粒上；第二线路重布层，位于第二介电层上；第二插塞，电性连接第二晶粒和第二线路重布层；第二覆盖层，共形地覆盖于第二线路重布层上；图案化导电层，位于第二覆盖层上；层间连接结构分别将第一线路重布层和第二线路重布层连接至图案化导电层。

技术领域

本发明是有关于一种立体封装结构及其制作方法。特别是有关于一种无焊垫的外扇晶粒叠层结构(bumpless fan-out chip stacking structure)及其制作方法。

背景技术

随着电子产品追求携带方便、更多高数字讯号处理功能、更高储存容量和灵活性的需求，有需要将不同功能的电路(例如，具有数字逻辑、存储器、模拟/射频或其他等不同功能的电路)和被动元件(例如，电容、电阻、连接器和天线)整合形成一个多芯片模块(Multi-Chip Module，MCM)。特别是在移动式通讯电子系统上的应用上，由于需要低功率和小体积的单位元件，不允许将电路整合在印刷电路板上(PCB)。故而发展出系统单芯片(System-on-a-chip，SoC)和系统级封装(System in Package，SIP)等立体封装技术。

系统单芯片技术是将一个完整的计算机系统(例如，包括中央处理器(CPU)、存储器、图形处理器以及外围电路等)整合入单一个芯片中。随着半导体工艺技术从微米(micrometer)迈进纳米(nanometer)的快速演进，虽然单一芯片内所能容纳的元件数目将愈来愈多，但是有鉴于工艺微缩技术的瓶颈以及异质(heterogeneous integration)整合困难度快速提高，使得系统单芯片的开发成本与时间快速攀升。

系统级封装技术，是将多个由不同的工艺、材料所制作的封装芯片统合形成一个系统。虽然具有可微型化、异质整合(Heterogeneous)、降低系统成本、缩短产品上市时间，以及提升产品效能等优点。但由于个别封装芯片的基材(substrate)之间是采用导线接合(wire bonding)或覆晶技术(flip chip)来作为互连结构(interconnection)。因此，当系统中叠层的芯片数增加时，所需保留打线或焊垫空间将越多，不仅会造成封装厚度和体积快速增加，不利于系统的微缩。此外，由于覆晶技术系使用熔融的焊锡凸块来将叠层层中的封装芯片接合，当系统中叠层的芯片数增加时，不仅需要较高的热预算(thermal budget)，且位于叠层底层的封装芯片焊锡凸块，会因为受到过多的热应力，而造成溢流与毁损，进而导致系统失效。

因此，有需要提供一种先进的无焊垫外扇晶粒叠层结构及其制作方法，来解决已知技术所面临的问题。

发明内容

本说明书的一实施例揭露一种无焊垫的外扇晶粒叠层结构，包括：基材、第一晶粒(die)、第一介电层、第一线路重布层(Redistribution Layer，RDL)、第一插塞、第一覆盖层、第二晶粒、第二介电层、第二线路重布层、第二插塞、第二覆盖层、图案化导电层以及层间连接结构。第一晶粒位于基材上。第一介电层共形地(conformally)覆盖于第一晶粒上，并与基材接触。第一线路重布层位于第一介电层上。第一插塞穿过第一介电层，以电性连接第一晶粒和第一线路重布层。第一覆盖层共形地覆盖于第一线路重布层上，并与第一介电层接触。第二晶粒贴附于第一覆盖层上。第二介电层共形地覆盖于第二晶粒上，并与第一覆盖层接触。第二线路重布层位于第二介电层上。第二插塞穿过第二介电层，以电性连接第二晶粒和第二线路重布层。第二覆盖层共形地覆盖于第二线路重布层上，并与第二介电层接触。图案化导电层位于第二覆盖层上。层间连接结构分别将第一线路重布层和第二线路重布层连接至图案化导电层。