[发明专利]用来改善平坦化负载效应的半导体制作工艺

说明书

本发明公开一种用来改善平坦化负载效应的半导体制作工艺，其步骤包含在基底的第一区域与第二区域上形成多个第一凸起图形，其中第一区域中的凸起图形的密度比第二区域中的高、在该基底与该些第一凸起图形上形成第一介电层，其中该第一介电层具有多个对应到下方该些第一凸起图形的第二凸起图形、在第一介电层上形成第二介电层、进行第一平坦化制作工艺移除部分的第二介电层，以露出该些第二凸起图形的顶面、进行一蚀刻制作工艺移除第一介电层的该些第二凸起图形、移除剩余的第二介电层、以及对第一介电层进行另一次平坦化制作工艺。

技术领域

本发明涉及一种半导体制作工艺有关，特别是涉及一种能改善因为各预定区域图形密度不同所导致的平坦化负载(loading)效应的半导体制作工艺。

背景技术

半导体集成电路的生产过程中必须多次进行平坦化制作工艺，例如化学机械平坦化(Chemical Mechanical Planarization,CMP)或回蚀刻制作工艺等，来为后续的制作工艺步骤提供平坦的制作工艺面。然而，随着半导体元件的尺寸越来越微缩，在25nm(纳米)或14nm以下的制作工艺中对于平坦化制作工艺的表面均匀度与容限值(window)要求越来越严苛，尤其如果基底面上各区域的图形密度差异越大以及图形的凸起高度越突兀，平坦化的均匀度就越差。图形密度低的区域相较于图形密度高的区域而言会被移除较多的部位，使得其平坦化后的表面较高密度区域来得低，此现象称为平坦化负载(loading)效应。

例如在现今14nm以下的动态随机存取存储器(dynamic random access memory,DRAM)的架构中，存储单元(cell)区域里布满了存储电容单元，而周边(peripheral)区域中只有零星疏散的周边电路，两者的图形密度差异极大。再者，现今的存储电容单元大部分为凸出基底表面的圆柱型电容设计，其凸出于基底表面外的电容图形高度极高，可达3000纳米。上述的特性都会让该存储器制作工艺在平坦化时受到严格考验，被移除较多部位的低图形密度区中的元件有可能会受到损伤。

发明内容

有鉴于上述平坦化制作工艺表面均匀度不足的问题，本发明特此提出了一种新颖的半导体制作工艺来改善因为各预定区域图形密度不同所导致的平坦化负载(loading)效应，其优点在于简单、成本低且不须额外的光刻制作工艺步骤。

本发明的目的即在于提出一种用来改善平坦化负载效应的半导体制作工艺，其特征包含提供一基底，该基底具有第一区域与第二区域、在该基底的该第一区域与该第二区域上形成多个第一凸起图形，其中该第一区域中的该第一凸起图形的密度比该第二区域中的该第一凸起图形的图形密度高、在该基底与该些第一凸起图形上形成一第一介电层，其中该第一介电层具有多个对应到下方该些第一凸起图形的第二凸起图形、在该第一介电层上形成一第二介电层、进行一第一平坦化制作工艺移除部分的该第二介电层，以露出该些第二凸起图形的顶面、进行一蚀刻制作工艺移除该第一介电层的该些第二凸起图形、移除剩余的该第二介电层、以及对该第一介电层进行一第二平坦化制作工艺。

本发明的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的优选实施例细节说明后必然可变得更为明了显见。

附图说明

本说明书含有附图并于文中构成了本说明书的一部分，使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：

图1至图6为本发明实施例的半导体制作工艺在各个制作工艺步骤时的截面示意图。

需注意本说明书中的所有图示都为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。

主要元件符号说明

100 基底

101 第一区域