[发明专利]一种用于3DNAND闪存的台阶结构成形工艺

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种3D NAND闪存核心区台阶结构成形的工艺。

背景技术

为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，具有三维(3D)结构的存储器件今年来的研究逐渐升温，通过将存储器单元三维地布置在衬底之上来提高集成密度。

3D NAND存储器是一种存储单元三维堆叠的闪存器件，主要为垂直沟道外设置水平堆叠金属栅层。现有技术中水平堆叠的金属栅层呈阶梯结构，以此可使每一层金属栅的台阶面上可单独连通一条垂直金属连线，最后与字线(Word line)连通，以实现每一层金属栅层对应存储单元的寻址操作。

已公开文献(H.Tanaka et al.,Bit cost scalable technology with punch and plug process for ultra high density flash memory,in VLSI Symposium Technical Digest(2007))中阶梯结构形成方法为：参考图1a-e所示：

S1：参考图1a，于堆叠层1上通过一道光刻工艺(通过光刻胶掩膜2)形成刻蚀掩膜图案；

S2：参考图1b，竖直向下刻蚀出一级台阶结构；

S3：参考图1c，修整光刻胶掩膜2尺寸，露出一定宽度堆叠层表面；

S4：参考图1d，继续向下刻蚀，形成两级台阶结构；

S5：参考图1e，重复步骤S3和S4，最终形成多级台阶结构3。

然而，上述工艺存在下述缺陷，每一次修整掩膜尺寸露出一定宽度堆叠层表面时，掩膜的厚度也同时被修整减小，当掩膜被耗尽时，需进行下一道光刻工艺重新形成一定厚度的掩膜图案，才能继续进行刻蚀工艺形成新的台阶结构；当需要形成的台阶数增多时，相应需要增加光刻工艺道数，并导致工艺成本增加；而直接一次光刻工艺形成具有足够厚度的掩膜图案通常具有非常大的技术难度。

发明内容

针对现有技术中的上述缺陷，本发明的目的在于提供一种用于3D NAND闪存的台阶结构成形工艺，所述工艺通过使用一道光刻工艺即可形成更多的台阶级数，因此，有利于减少3D NAND制造中的光刻工艺步骤，降低工艺成本。

为了实现上述目的，本发明采用的技术方案如下：

一种用于3D NAND闪存的台阶结构成形工艺，所述工艺包括如下步骤：

提供一个衬底堆叠结构；

沉积形成第一掩膜层，通过光刻工艺形成掩膜图案；

竖直向下刻蚀形成第1级台阶，

沉积形成第二掩膜层，所述第二掩膜层包括三部分，第一部分在第一掩膜层上方，第二部分在刻蚀掉第1级台阶后的剩余堆叠层上表面，第三部分为连接第一部分和第二部分而形成于第1级台阶外侧的侧墙掩膜；

竖直向下刻蚀第二掩膜层，直至露出所述剩余堆叠层上表面，且所述侧墙掩膜的厚度等于设计的每级台阶面的宽度；

竖直向下刻蚀形成第2级台阶，

重复沉积形成第二掩膜层、竖直向下刻蚀第二掩膜层和竖直向下刻蚀形成第2级台阶的步骤，形成第3至第N级台阶。

进一步，所述第一掩膜层的材料为无定型碳。

进一步，所述第二掩膜层的材料为无定型碳。

进一步，所述第二掩膜层的材料为氧化硅。

进一步，所述衬底堆叠结构为在衬底上氧化硅和氮化硅交错堆叠的薄膜堆叠结构。

进一步，所述台阶每一级包括一层氧化硅层和相邻的氮化硅层。

与现有技术相比，本发明的有益效果主要体现在：

本发明提出一种3D NAND存储器中阶梯结构的形成方法，相比现有的掩膜修整减薄、减短配合刻蚀的工艺方法，本方法则利用薄膜沉积形成新的掩膜，使原掩膜尺寸增加，从而改变每次刻蚀位置，从而形成多级台阶结构。现有的阶梯结构形成方法中修整掩膜及刻蚀每级台阶时均会消耗减薄掩膜层，而本发明方法中仅刻蚀台阶时会减薄掩膜层，一道光刻工艺条件下可形成更多台阶结构，有利于减少3D NAND制造中的光刻工艺步骤，降低工艺成本。

附图说明