[发明专利]一种区分PMOS栅极与源漏极或N阱之间漏电的方法

说明书

本发明涉及一种区分PMOS栅极与源漏极或N阱之间漏电的方法，所述方法包括如下步骤：使用纳米点针对失效PMOS进行2针漏电测试，其中一针扎在栅极上，另一针扎在N阱上，从而测量栅极到N阱是否存在漏电，得到电流‑电压曲线图。如果所述电流‑电压曲线为正比斜线，则栅极与N阱之间存在漏电；如果所述电流‑电压曲线为二极管开启曲线，则栅极到源漏极短路。本发明的区分PMOS栅极与源漏极或N阱之间漏电的新方法，能够解决同类型案例分析技术难题，提高失效分析工作成功率，节约人力成本和机台使用时间。

技术领域

本发明涉及一种区分PMOS栅极与源漏极或N阱之间漏电的方法，涉及3D NAND存储器失效分析技术领域。

背景技术

随着半导体技术的发展，提出了各种半导体存储器件。相对于常规存储装置如磁存储器件，半导体存储器件具有访问速度快、存储密度高等优点。这当中，NAND结构正受到越来越多的关注。为进一步提升存储密度，出现了多种三维(3D)NAND器件。

在3D NAND半导体界失效分析工作中，经常会在芯片控制区域发现有P MOS 控制栅(Gate)低电压钨栓塞(CT)对比度(VC)发亮的异常现象。此即表明栅极(Gate)与源漏极(Source/Drain)或者与N阱(Bulk)之间漏电，失效分析工程师需要找到真正引起漏电的短路发生处结构并使用透射电子显微镜(TEM)拍 TEM图取证。

常规的做法是将该PMOS沿平行于N阱方向进行截面聚焦离子束(FIB)分析，每切掉10nm就用扫描电镜扫图一次以检查切到结构是否有异常，直到将整个 MOS切完。如果看到异常，就做成薄区进行TEM分析。由于扫描电镜的分辨率有限，这种分析手法只能捕捉到较大的短路或者高压PMOS栅极氧化层破损，且可能需要经过多个失效样品分析才能解决问题。如果引起漏电的短路非常细微或者是低压PMOS栅极氧化层破损，则最终无法看到任何异常，更不能将两种可能的短路情况区分，即无法区分短路导致的漏电是发生在栅极与源漏极之间，还是发生在栅极与N阱之间。

发明内容

为了解决上述技术问题，本发明的目的是针对芯片控制区域发现PMOS控制栅(Gate CT)低电压对比度(VC)发亮的异常现象，发明一种新型方法，快速区分栅极(Gate)与源漏极(Source/Drain)或者与N阱(Bulk)漏电并抓到失效结构图片，成功率100％。

根据本发明的一个方面，提供了一种区分PMOS栅极与源漏极或N阱之间漏电的方法，包含以下步骤：

使用纳米点针对失效PMOS进行2针漏电测试，其中一针扎在栅极上，另一针扎在N阱上，从而测量栅极到N阱是否存在漏电，得到电流-电压曲线图。

如果所述电流-电压曲线为正比斜线，则栅极与N阱之间存在漏电；如果所述电流-电压曲线为二极管开启曲线，则栅极到源漏极短路。

优选的，所述方法进一步包括以下步骤：

使用聚焦离子束将所述失效PMOS整体做成平面TEM样品，

然后从所述PMOS的衬底一边开始减薄所述平面TEM样品，切到活性区/浅沟道隔离槽时将聚焦离子束换成最小电流，将扫描电镜换成高电压,在活性区切到很薄直至可以看到钨栓塞底部时停刀。

更优选的，当栅极到源漏极存在短路时，所述方法进一步包括以下步骤：

记下短路点位置并在所述平面TEM样品基础上做二次截面TEM薄区制备。

更优选的，所述二次截面TEM薄区制备的方法为：将所述平面TEM样品取下放平，再在其上切截面TEM，从所述短路点位置的两侧减薄所述截面TEM直至接近所述短路点位置，停刀并包起，得到所述二次截面TEM薄区。

更优选的，当栅极与N阱之间存在漏电时，所述方法进一步包括以下步骤：