[发明专利]一种用于尺寸缩减NORFlash单元工艺集成方法有效
| 申请号： | 201711176780.5 | 申请日： | 2017-11-22 |
| 公开（公告）号： | CN107946304B | 公开（公告）日： | 2020-06-16 |
| 发明（设计）人： | 田志;王奇伟;陈昊瑜 | 申请（专利权）人： | 上海华力微电子有限公司 |
| 主分类号： | H01L27/11521 | 分类号： | H01L27/11521;H01L21/28 |
| 代理公司： | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人： | 智云 |
| 地址： | 201203 上海市*** | 国省代码： | 上海;31 |
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| 摘要： | |||
| 搜索关键词： | 一种 用于 尺寸 缩减 norflash 单元 工艺 集成 方法 | ||
1.一种用于尺寸缩减NORFlash单元工艺集成方法，其特征在于，包括下列步骤：
步骤一：在半导体衬底上形成浅沟槽隔离区，在所述浅沟槽隔离区内沉积氧化硅隔离层，所述氧化硅隔离层的高度高于所述半导体衬底，并在上述结构上沉积衬垫氧化硅层；
步骤二：刻蚀去除部分衬垫氧化硅层，同时刻蚀去除部分浅沟槽隔离区的氧化硅隔离层；
步骤三：在上述结构上沉积氮化硅层，并对所述氮化硅层进行刻蚀，形成侧壁氮化硅层，所述侧壁氮化硅位于所述氧化硅隔离层的两侧；
步骤四：刻蚀去除剩余的衬垫氧化硅层，之后刻蚀去除所述侧壁氮化硅层；
步骤五：在上述结构上沉积隧穿氧化硅层和浮栅极多晶硅层并进行化学机械研磨处理；
步骤六：刻蚀去除部分浅沟槽隔离区的氧化硅隔离层，并在上述结构上形成ONO层；
步骤七：在上述结构上形成控制栅极多晶硅层。
2.根据权利要求1所述的用于尺寸缩减NORFlash单元工艺集成方法，其特征在于，所述步骤二、步骤三、步骤四及步骤六中的刻蚀处理均采用湿法刻蚀方法。
3.根据权利要求1所述的用于尺寸缩减NORFlash单元工艺集成方法，其特征在于，所述步骤二中刻蚀去除部分衬垫氧化硅层的量等于可将浅沟槽隔离区的氧化硅隔离层刻蚀去除的量。
4.根据权利要求1所述的用于尺寸缩减NORFlash单元工艺集成方法，其特征在于，所述步骤三中氮化硅层的厚度小于步骤二中衬垫氧化硅层刻蚀去除的量。
5.根据权利要求1所述的用于尺寸缩减NORFlash单元工艺集成方法，其特征在于，所述步骤三中侧壁氮化硅层的厚度小于步骤二中衬垫氧化硅层刻蚀去除的量。
6.根据权利要求1所述的用于尺寸缩减NORFlash单元工艺集成方法，其特征在于，所述步骤四中刻蚀去除剩余的衬垫氧化硅层的同时刻蚀去除部分浅沟槽隔离区的氧化硅隔离层。
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H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
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