[发明专利]一种用于尺寸缩减NORFlash单元工艺集成方法

说明书

本发明提出一种用于尺寸缩减NORFlash单元工艺集成方法，包括下列步骤：在半导体衬底上形成浅沟槽隔离结构，在沟槽中沉积氧化硅隔离层，并在上述结构上沉积衬垫氧化硅层；刻蚀去除部分衬垫氧化硅层，同时刻蚀去除部分浅沟槽隔离区的氧化硅隔离层；在上述结构上沉积氮化硅层，并对所述氮化硅层进行刻蚀，形成侧壁氮化硅层；刻蚀去除剩余的衬垫氧化硅层，之后刻蚀去除所述侧壁氮化硅层；在上述结构上沉积隧穿氧化硅层和浮栅极多晶硅层并进行化学机械研磨处理；刻蚀去除部分浅沟槽隔离区的氧化硅隔离层，并在上述结构上形成ONO层；在上述结构上形成控制栅极多晶硅层。本发明能够减少相邻浮栅极之间的耦合，从而降低单元的互扰。

技术领域

本发明涉及半导体集成电路制造领域，且特别涉及一种用于尺寸缩减NORFlash单元工艺集成方法。

背景技术

闪存由于其具有高密度，低价格，和电可编程，擦除的优点已被广泛作为非易失性记忆体应用的最优选择。目前闪存单元主要是在65纳米技术节点进行，随着对大容量闪存的要求，利用现有技术节点，每片硅片上的芯片数量将会减少。同时新的技术节点的日益成熟，也督促闪存单元用高节点的技术进行生产。图1所示为N沟道闪存单元示意图，以及沟道热电子编程下的电压操作条件。根据现有的工艺，边缘浮栅极的宽度是由于去除衬垫氧化层而导致的浅槽隔离区的氧化硅被去除，从而在浮栅极形成时使其宽度大于实际的有源区。这个扩展的宽度对于现有的NOR flash技术都是存在的。宽度方向的有源区降低将会使电流降低，擦除的电流降低，容易出现擦除失效；同时由于去除原有衬垫氧化硅的量不变，导致浅槽隔离氧化硅消耗对应于有源区的比例逐渐增加。同时由于有源区距离增加，导致临近的浮栅极距离急剧降低，从而增加浮栅极之间的互相干扰，导致存储的信息错误。如下表所示是65纳米cell的各部分距离，看出其中浮栅极最近的距离较低(设计尺寸70nm，实际尺寸58nm),如果对于进一步缩减的闪存单元，距离会急剧降低。

当闪存单元尺寸继续缩减时，按照原有结构进行的闪存单元的有源区宽度和沟道的长度缩减，会影响闪存单元之间的互扰。现在发展的45纳米闪存单元使用自对准的有源区，将浮栅极和有源区做成同样的尺寸，从而可以实现降低的闪存单元之间的互扰如图2所示。但是基于45纳米的自对准有源区的工艺，需要在有源区光刻前增加零层(Zero layer)的对准标记。同时由于刻蚀的堆积层相对于以前更加复杂，与现有工艺不能兼容，需要开发全新的工艺。如何利用现有的条件来保证缩减闪存单元的性能。

发明内容

本发明提出一种用于尺寸缩减NORFlash单元工艺集成方法，从降低相邻单元的耦合出发，利用高选择比的氮化硅来降低衬垫氧化硅层去除时对于浅槽隔离区侧壁的刻蚀量，来减少相邻浮栅极之间的耦合，从而降低单元的互扰。

为了达到上述目的，本发明提出一种用于尺寸缩减NORFlash单元工艺集成方法，包括下列步骤：

步骤一：在半导体衬底上形成浅沟槽隔离区，在所述浅沟槽隔离区内沉积氧化硅隔离层，所述氧化硅隔离层的高度高于所述半导体衬底，并在上述结构上沉积衬垫氧化硅层；

步骤二：刻蚀去除部分衬垫氧化硅层，同时刻蚀去除部分浅沟槽隔离区的氧化硅隔离层；

步骤三：在上述结构上沉积氮化硅层，并对所述氮化硅层进行刻蚀，形成侧壁氮化硅层，所述侧壁氮化硅层位于所述氧化硅隔离层的两侧；

步骤四：刻蚀去除剩余的衬垫氧化硅层，之后刻蚀去除所述侧壁氮化硅层；

步骤五：在上述结构上沉积隧穿氧化硅层和浮栅极多晶硅层并进行化学机械研磨处理；

步骤六：刻蚀去除部分浅沟槽隔离区的氧化硅隔离层，并在上述结构上形成ONO层；

步骤七：在上述结构上形成控制栅极多晶硅层。