[发明专利]三维存储结构制作方法、存储结构、存储器及电子设备

说明书

本发明提供一种三维存储结构制作方法、三维存储结构、三维存储器及电子设备。其中，所述三维存储结构制作方法，包括：在衬底上确定核心器件区和外围电路区；在所述核心器件区形成三维存储器件；全面形成第一隔离层；对所述第一隔离层进行全面平坦化，使平坦化后的核心器件区的顶面与外围电路区的顶面持平；在所述外围电路区形成外围电路。本发明提供的三维存储结构制作方法，可以避免三维存储器件制程中的热处理过程对外围电路的不良影响，从而可以有效提高外围电路器件电性能及产品良率，同时可以避免三维存储器件的制造过程中引入的等离子体气体扩散进入外围电路，从而提高产品的可靠性。

技术领域

本发明涉及半导体技术领域，具体涉及一种三维存储结构制作方法、三维存储结构、三维存储器及电子设备。

背景技术

随着对集成度和存储容量需求的不断发展，存储器技术不断进步，随着二维平面存储器的尺寸缩小到了十几纳米级别(16nm、15nm甚至14nm)，每个存储单元也变得非常小，使得每个单元中仅有少数几个电子，材料对电子控制能力随之变弱，随之引起的串扰问题使得进一步缩小存储单元的尺寸变得非常困难而且不够经济。因此，三维存储器应运而生，其是一种基于平面存储器的新型产品，通过存储单元的立体堆叠实现存储容量的扩展。

三维存储器的核心部件主要由在衬底上形成的存储器件和外围电路组成，请参考图1，其示出了一种三维存储结构的示意图，如图所示，由于存储器件与外围电路位于同一个衬底上，但二者结构并不相同，因此需要分别制作，现有技术中，是在衬底上先形成外围电路，再形成存储器件，这样存在诸多弊端：一方面，由于存储器件在形成过程中需要大量的热处理过程，这些热处理过程会影响外围电路器件的电性能，降低产品的良率；另一方面，存储器件与外围电路混合设置在同一衬底上，其彼此间会因制程和结构的不同产生高度差，三维存储芯片中该现象更显著，这将造成插塞接触孔深宽比越来越大，增加连线制程难度；再一方面，存储器件在制造过程中会引入氢或者其他等离子体气体，这些物质经过传递扩散会进入到外围电路，影响器件的可靠性。

鉴于上述问题，目前需要提供一种有效提高外围电路器件电性能及产品良率的三维存储结构制作方法。

发明内容

针对现有技术中的缺陷，本发明提供一种三维存储结构制作方法、三维存储结构、三维存储器及电子设备，以提高外围电路器件电性能及产品良率、降低连线制程难度。

第一方面，本发明提供的一种三维存储结构制作方法，包括：

在衬底上确定核心器件区和外围电路区；

在所述核心器件区形成三维存储器件；

全面形成第一隔离层；

对所述第一隔离层进行全面平坦化，使平坦化后的核心器件区的顶面与外围电路区的顶面持平；

在所述外围电路区形成外围电路。

在本发明的另一个实施方式中，所述在所述外围电路区形成外围电路，包括：

在所述外围电路区形成绝缘体上硅；

在所述绝缘体上硅之上形成外围电路。

在本发明的又一个实施方式中，所述第一隔离层为绝缘体层，所述在所述外围电路区形成绝缘体上硅，包括：

在所述外围电路区对应的所述第一隔离层中刻蚀出凹陷区；

在所述凹陷区中填充多晶硅，形成绝缘体上硅。

在本发明的又一个实施方式中，在所述核心器件区形成三维存储器件之前，还包括：

在所述衬底上全面形成场氧化层；

去除所述核心器件区的场氧化层。

在本发明的又一个实施方式中，在所述绝缘体上硅之上形成外围电路之后，还包括：