[发明专利]同步配码的FPGA系统及方法

说明书

技术领域

本公开属于半导体和集成电路技术领域，涉及一种同步配码的FPGA系统及方法。

背景技术

随着微电子技术快速发展，互连延时和功耗成为制约集成电路向前发展的重要因素。摩尔定律难以维持，超越摩尔定律时代悄然到来，三维集成电路成为未来集成电路向前发展的重要选项。而基于硅通孔技术(TSV，Through Silicon Via)作为3维垂直互连的集成电路又面临散热和可靠性等问题的制约。基于TSV、微凸块和转接板的2.5维技术作为三维集成电路技术的一种克服了散热和可靠性的问题，并且在解决超大规模集成电路工艺节点早期合格率较低的问题方面具有良好的表现。

所谓2.5维现场可编程门阵列(FPGA，Field-Programmable Gate Array)，就是在一个高良率转接板(无源切片)上放置几个FPGA切片(有源切片)，有源切片通过转接板中介层的金属进行连接，该方法与印刷电路板上不同集成电路(IC，Integrated Circuit)通过金属连线进行互连和通信的方式类似，即采用几个小的FPGA芯片水平堆叠为一个大容量FPGA，可以通过中测(也称晶圆测试，为半导体在后道封装前测试的第一站)将有制造缺陷的小FPGA进行剔除，实现了较高的合格率，从而可以在工艺节点的早期，推出大容量FPGA芯片。

对于FPGA应用系统来讲，在用户将电路设计完成后，需要将包含了用户自定义电路信息的比特流通过配码软件写入FPGA芯片内部的存储单元。通过该过程，FPGA能够实现用户所定义的特定逻辑功能。

目前采用2.5维封装的3D-FPGA是将多片同一裸片通过封装集成在同一芯片上，这时如何让配码软件可以区别出多片裸片，并给它们单独配码，克服配码软件在通过传输线给3D-FPGA传输配码时无法区别多个裸片导致配码错乱的缺陷，成为亟需解决的技术问题。

发明内容

(一)要解决的技术问题

本公开提供了一种同步配码的FPGA系统及方法，以至少部分解决以上所提出的技术问题。

(二)技术方案

根据本公开的一个方面，提供了一种同步配码的FPGA系统，包括：多个单片现场可编程门阵列(FPGA)，每个单片FPPA的硬件上包含地址IO，作为内部地址；以及配码指令，该配码指令中包含目的FPGA地址，该目的FPGA地址与每个FPGA的地址IO相对应，进行寻址配码。

在本公开的一些实施例中，多个单片FPGA在封装时将地址IO捆绑在直流电源的正极/负极(VCC/GND)中，通过VCC与GND的不同组合方式进行区别，作为每个单片FPGA的内部地址而加以区分。

在本公开的一些实施例中，多个单片FPGA中的每个单片FPGA的内部电路设计相同。

在本公开的一些实施例中，单片FPGA的目的FPGA地址的配码指令设置方法如下：若总共的单片FPGA的个数为2ⁿ，n≥1，则将同步头(sync word)的最后n位加入单片FPPA的内部地址。

在本公开的一些实施例中，n的取值范围为：1≤n≤6。

在本公开的一些实施例中，采用并行(8位或16位)配置或串行配置方式，将配置指令传送到FPGA内部。

根据本公开的另一个方面，提供了一种FPGA系统的同步配码的方法，包括：当软件的配码指令中的目的FPGA地址和FPGA系统中的多个单片FPGA中的某个单片FPGA的地址IO一致的时候，该单片FPGA允许配码执行；如不一致的时候，该单片FPGA不允许配码执行；这样通过地址IO的不同绑定电压，和不同单片FPGA的配码指令相互对应来定位寻址，给不同单片FGPA进行同步配码。

在本公开的一些实施例中，FPGA系统中的多个单片FPGA在封装时将地址IO捆绑在VCC/GND中，通过VCC与GND的不同组合方式进行区别，作为每个单片FPGA的内部地址而加以区分。

在本公开的一些实施例中，多个单片FPGA中的每个单片FPGA的内部电路设计相同。

在本公开的一些实施例中，配码方式包括：并行(8位或16位)配置、串行配置的方式。

(三)有益效果

从上述技术方案可以看出，本公开提供的同步配码的FPGA系统及方法，具有以下有益效果：