[发明专利]多码率兼容LDPC码编码器

权利要求书

1.一种多码率兼容LDPC码编码器，包括：在FPGA中实现主控制逻辑模块、乒乓DPRAM模块、生成矩阵组模块、基元单编码器模块和由FIFO控制逻辑模块和先入先出队列数据缓存器FIFO组成的FIFO输出模块，其特征在于：主控制逻辑模块接收上级模块传递的配置参数，根据配置参数为乒乓DPRAM模块、生成矩阵组模块、基元单编码器模块、FIFO输出模块提供时序控制逻辑；生成矩阵组模块存储准循环矩阵第一行元素，生成矩阵组模块由多个准循环矩阵构成，并在主控制逻辑模块读信号操作控制下，输出生成矩阵序列作为基元单编码器模块的输入信号，与此同时乒乓DPRAM模块在主控制逻辑模块控制下，将缓存的待编码的数据流送到下一级基元单编码器模块组进行编码；基元单编码器模块将物理长度设置为10种编码器中准循环矩阵维数最大的(32768，16384)编码的准循环矩阵维数，并采用乘、加、移位寄存操作，完成单个准循环矩阵块的编码操作，自动根据主控制逻辑模块提供的配置参数，将基元单编码器模块逻辑长度动态重构为当前实现的编码器准循环矩阵维数，并通过动态配置基元单编码器模块逻辑长度，以及读取不同位置的生成矩阵来实现多码率兼容LDPC编码器；最后，FIFO控制逻辑模块根据主控制逻辑模块提供的判决信息位还是校验位标志信号产生先入先出队列FIFO读、写时序，将先入先出队列FIFO存储信息位和校验位向后级输出编码后数据。

2.如权利要求1所述的多码率兼容LDPC码编码器，其特征在于：为实现多码率兼容的LDPC编码器生成矩阵组模块存储10种LDPC编码器的生成矩阵中的准循环矩阵的一行元素，实际应用中通过主控制逻辑模块配置参数来找到具体的一种LDPC编码器的生成矩阵。

3.如权利要求1所述的多码率兼容LDPC码编码器，其特征在于：生成矩阵组模块由8个位宽为256bit的RAM组成，并在主控制逻辑模块控制下，输出生成矩阵序列作为基元单编码器模块的输入信号。

4.如权利要求1所述的多码率兼容LDPC码编码器，其特征在于：乒乓DPRAM模块输入数据时序由信息位da_i、数据使能da_en_i、数据起始脉冲da_sop_i组成。

5.如权利要求1所述的多码率兼容LDPC码编码器，其特征在于：乒乓DPRAM模块在主控制逻辑模块读信号操作控制下，将缓存的数据向基元单编码器模块输出待编码数据，单次编码4次复用基元单编码器，主控制逻辑模块产生1次DPRAM写信号，4次重复读DPRAM信号，并在读DPRAM同时，产生读相应的生成矩阵组模块信号。

6.如权利要求1所述的多码率兼容LDPC码编码器，其特征在于：基元单编码器模块物理长度设计为10种编码器中准循环矩阵维数最大的(32768，16384)编码的准循环矩阵维数，采用两个基元单编码器模块接收两个生成矩阵组模块输出的生成矩阵，以及乒乓DPRAM模块输出的待编码数据，通过乘、加、移位寄存操作，完成单个准循环矩阵块的编码操作。

7.如权利要求1所述的多码率兼容LDPC码编码器，其特征在于：基元单编码器模块结合10种LDPC编码器特征对比表第二项最大准循环矩阵维数来动态配置其逻辑长度以实现不同码率的LDPC编码器，通过查10种LDPC编码器特征对比表得到相应的编码器的基元单编码器模块逻辑对应长度。

8.如权利要求1所述的多码率兼容LDPC码编码器，其特征在于：FIFO输出模块向后级输出信号包括编码后数据帧起始脉冲信号dou_sop_o，数据使能信号dou_en_o，编码数据信号dou_o。

9.如权利要求1所述的多码率兼容LDPC码编码器，其特征在于：生成矩阵组模块包含生成矩阵组1、生成矩阵组2，每个生成矩阵组包含RAM1、RAM2…RAMn，n＝8个位宽位为256bit的RAM块。

10.如权利要求9所述的多码率兼容LDPC码编码器，其特征在于：主控制逻辑模块配置生成矩阵组深度起点坐标BRAM_DeepStartPos_i、生成矩阵组模块存储深度BRAM_Deep_i、用生成矩阵位宽BRAM_Width_i的三个参数来得到对应的编码器的生成矩阵。