[发明专利]多码率兼容LDPC码编码器

说明书

本发明提出了一种多码率兼容LDPC码编码器，利用本发明增加了编码器的通用性，显著降低逻辑资源，同时提高RAM资源的利用率。发明通过下述技术方案予以实现：主控制逻辑模块接收上级模块传递的配置参数，根据配置参数为乒乓DPRAM模块、生成矩阵组模块、基元单编码器模块、FIFO输出模块提供时序控制逻辑；同时乒乓DPRAM模块将缓存的待编码的数据流送到下一级基元单编码器模块组进行编码；基元单编码器并采用乘、加、移位寄存操作，根据主控制逻辑模块提供的配置参数，将基元单编码器逻辑长度动态重构为当前实现的编码器准循环矩阵维数；最后，FIFO控制逻辑模块根据主控制逻辑模块提供的判决信息位，向后级输出编码后数据。

技术领域

本发明涉及一种已广泛应用于深空通信、光纤通信、数字移动通信等领域的LDPC码编码器。

背景技术

低密度奇偶校验码LDPC码由于有着较涡轮码Turbo码更优秀的性能，LDPC码已成为第四代移动通信(4G)系统和第五代移动通信(5G)系统中的信道编码方案之一。在数字电视地面广播系统中，为了满足不同信道条件和不同接收设备的用户需要，信道编码往往需要和多种调制方式配合。以便在不同的场合下可以灵活应用。这就要求通信系统的信道编码模块的输出码流宽度具备一定的灵活性，给编码后的符号映射模块提供最佳的码流格式，提高编码器的通用性，降低符号映射设计的复杂度。LDPC码是一种性能优异的码，能以低于Shannon限的任何码率通信时误码概率趋于0。由于在时变信道中，需要根据估计的信道状态信息动态调整发送的码率，这就要求信道编码的码率必须灵活可变。随着LDPC码的广泛应用，尤其是在HARQ中的应用，人们开始了对速率兼容LDPC码的研究。Li和Narayanan首次提出了速率兼容低密度校验码(RC-LDPC)的概念，并且通过打孔和扩展相结合从一个规则LDPC码构造了一系列RC-LDPC码，以满足系统对不同码率的要求。目前ZTE提出了基于截断和打孔的RC-LDPC码，MohammadR提出了基于扩展校验矩阵的RC-LDPC码，但是前者编译码计算复杂度比较高，而后者速率自适应的范围比较小，因此都无法满足无线通信系统对多码率自适应的要求。为了降低LDPC码的编码复杂度，Richardson和Urbanke提出一种编码复杂度与码长成线性关系的有效编码算法(也叫贪婪算法)，但该算法所需存储单元过多限制了它的应用。为得到较好的通用性，LDPC编码器不仅需要同时支持三种码率的LDPC码.而且输出的码流格式需要灵活可控，以便符合五种符号映射方式的最佳码流格式。现有技术通常使用硬件描述语言Verilog在现场可编程门阵列FPGA芯片上设计实现LDPC编码器。现代码包括Turbo、LDPC以及极性码Polar等。这些码大多采用基于置信度传播的软判决译码算法。这些码都具有逼近Shannon容量限的性能，其中Polar码还被证明能够达到容量限。然而，为了达到较好的性能，这些码通常需要较长的码长，实现的复杂度也较高。

在深空测控、中低速数传系统中，面临超远距离传输，信号会受到严重衰减、干扰，因此需要采用信道编码技术，提高数据传输的可靠性。LDPC具有编码增益高，纠错能力强，近年来广泛运用在近地、深空测控通信中。但LDPC编码器编码资源消耗随着编码信息长度的增加而线性增加，深空测控通信任务中用到的CCSDS(国际空间数据系统咨询委员会)131.1-O-1标准规定的全部LDPC编码。采用目前各种LDPC编码分离构建的方式会消耗大量的FPGA逻辑资源和RAM资源，因此有必要设计一种多码率兼容的动态可重构的编码器有十分迫切的需求。另外考虑到测控、中低速数传通信最大带宽不超过为20MHz，采用减低编码吞吐率的方式，增加少量控制逻辑，时分复用基元单编码器模块能够显著的降低FPGA逻辑资源。FPGA的随机存取存储器RAM资源采用分离式使用方式，利用率极低，因此通过研究各种速率、信息长度的LDPC编码的准循环矩阵特征，合理规划生成矩阵存储位置，能够极大的提高RAM资源的利用率。

发明内容