[发明专利]高压半导体元件

说明书

本发明公开了一种高压半导体元件，包括基底、具有第二导电型的第一井区、具有第一导电型的第二井区、第一掺杂区、第二掺杂区、栅极结构以及多个隔离结构。第一井区位于基底上。第二井区位于第一井区旁的基底上。第一掺杂区位于第一井区中。第二掺杂区位于第二井区中。栅极结构位于第一掺杂区与第二掺杂区之间的基底上。隔离结构位于第一井区中。隔离结构交错排列成一阵列。各隔离结构包括介电柱与介电柱下方的顶掺杂区。第一井区的底面低于隔离结构的底面。

技术领域

本发明是有关于一种半导体元件，且特别是有关于一种高压半导体元件。

背景技术

一般而言，高压半导体元件主要是应用在电源切换(Power switching)电路上。智能化所述电源切换电路，使得电源管理技术(power management techniques)更有效率已然成为一种趋势。在此趋势下，可将类比或数字控制电子元件与功率电晶体(powertransistors)整合在同一晶片上。

随着科技进步，电子元件朝着轻薄化的趋势发展。由于电子元件的尺寸不断地缩小，维持高压半导体元件的高崩溃电压也愈发困难。因此，如何在一定的元件尺寸或是微型化的元件尺寸下提升高压半导体元件的崩溃电压将成为重要的一门课题。

发明内容

本发明提供一种高压半导体元件，其可有效地提升高压半导体元件的崩溃电压。

本发明提供一种高压半导体元件，包括具有第一导电型的基底、具有第二导电型的第一井区、具有第一导电型的第二井区、具有第二导电型的第一掺杂区、具有第二导电型的第二掺杂区、栅极结构以及多个隔离结构。第一井区位于基底上。第二井区位于第一井区旁的基底上。第一掺杂区位于第一井区中。第二掺杂区位于第二井区中。栅极结构位于第一掺杂区与第二掺杂区之间的基底上。隔离结构位于第一井区中。隔离结构交错排列成一阵列。各隔离结构包括介电柱与介电柱下方的具有第一导电型的顶掺杂区。第一井区的底面低于隔离结构的底面。

在本发明的一实施例中，所述隔离结构排列成多个隔离结构行，所述隔离结构行之间的间距一致。

在本发明的一实施例中，所述隔离结构的所述顶掺杂区彼此分离。

在本发明的一实施例中，所述隔离结构的所述顶掺杂区彼此连接，以形成掺杂图案，其自邻近所述栅极结构朝向所述第一掺杂区的方向延伸。

在本发明的一实施例中，所述掺杂图案具有一致的掺杂深度。

在本发明的一实施例中，所述隔离结构行的所述隔离结构的宽度不同。

在本发明的一实施例中，所述隔离结构行的所述隔离结构的宽度自邻近所述栅极结构朝向所述第一掺杂区的方向渐减。

在本发明的一实施例中，所述第一井区的底面与所述隔离结构的底面之间相距0.2μm至3μm。

在本发明的一实施例中，所述高压半导体元件更包括多个具有所述第一导电型的埋入层，分别位于所述隔离结构与所述基底之间。

在本发明的一实施例中，所述高压半导体元件更包括阻挡层配置于所述隔离结构上。

基于上述，本发明藉由在第一井区中形成多个隔离结构，以增加第一掺杂区至第二掺杂区之间的电流路径的距离，进而提升高压半导体元件的崩溃电压。另外，本发明的隔离结构包括介电柱与所述介电柱下方的顶掺杂区。所述顶掺杂区具有减少表面电场(reduced surface field，RESURF)的功效，以更进一步提升高压半导体元件的崩溃电压。此外，本发明将阻挡层配置于隔离结构上，以降低表面电流，进而提升高压半导体元件的崩溃电压。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1是依照本发明的第一实施例的一种高压半导体元件的上视示意图。