[发明专利]半导体结构的制造方法

说明书

一种半导体结构的制造方法，包括沉积一硅层，其包括位于多个条形体上方的第一部以及填入于条形体之间的沟槽内的第二部。条形体突出高于一基体结构。上述方法还包括实施退火而容许部分的硅层的第一部朝向沟槽的下部移动，并实施蚀刻而去除硅层的若干部分。

技术领域

本公开实施例涉及一种半导体技术，且具体涉及一种半导体结构的制造方法，以在间隙填充过程中减少缝隙及孔洞及鳍部弯曲。

背景技术

集成电路(integrated circuit,IC)材料与设计的技术进展造就了各个IC世代，每一世代的电路都比前世代来得更小更为复杂。在IC进展课题中，功能密度(即，单位芯片面积的内连装置数量)普遍增加，而几何尺寸则缩小。上述尺寸微缩工艺因生产效率的增加及相关成本的降低而有所助益。

上述尺寸微缩工艺也已增加IC加工及制造的复杂度，而因应这些进展，IC加工及制造需要类似的演进。举例来说，现已导入鳍式场效晶体管(Fin Field-EffectTransistors,FinFETs)来取代平面式晶体管。鳍式场效晶体管(FinFETs)的结构以及鳍式场效晶体管(FinFETs)的制造方法正逐步发展中。

发明内容

根据一些实施例，提供一种半导体结构的制造方法，包括︰沉积一第一硅层，其中第一硅层包括：一第一部，位于突出高于一基体结构的多个条形体上方；以及一第二部，填入条形体之间的多个沟槽内；实施一第一退火而容许部分的第一硅层的第一部朝向沟槽的下部移动；以及对第一硅层实施一第一蚀刻而去除第一硅层的若干部分。

根据一些实施例，提供一种半导体结构的制造方法，包括︰形成多个源极/漏极区于多个半导体鳍部上，其中半导体鳍部位于多个虚置栅极堆叠之间；形成一介电层于源极/漏极区及虚置栅极堆叠上；将一半导体材料完全填满位于虚置栅极堆叠之间的多个沟槽，其中完全填满沟槽包括：实施一第一沉积-退火-蚀刻循环周期而形成一第一半导体层于介电层上，而第一半导体层局部填入位于虚置栅极堆叠之间的沟槽内；平坦化半导体材料直至露出虚置栅极堆叠；以多个取代栅极来取代虚置栅极堆叠；以及去除半导体材料及第一半导体层的余留部分。

根据一些实施例，提供一种半导体结构的制造方法，包括︰实施多个沉积-退火-蚀刻循环周期以堆叠多个半导体层，而半导体层包括：多个第一部，位于多个虚置栅极堆叠上；以及多个第二部，局部填入位于虚置栅极堆叠之间的多个沟槽内，其中虚置栅极堆叠突出于多个隔离区上方，且其中每一沉积-退火-蚀刻循环周期包括：沉积一顺应性半导体层；对顺应性半导体层实施退火，以将顺应性半导体层转成具有厚底轮廓的非顺应性半导体层；以及实施蚀刻，以局部去除非顺应性半导体层；以及将一额外半导体层填入沟槽的余留部分。

附图说明

图1至图20A及图20B示出根据一些实施例的鳍式场效晶体管(FinFET)的中间制造阶段的立体及面示意图。

图21至图28示出根据一些实施例之间隙填充工艺的中间阶段的剖面示意图。

图29示出根据一些实施例的形成鳍式场效晶体管的流程图。

图30示出根据一些实施例之间隙填充工艺的流程图。

附图标记说明：

20 基底

21 抗击穿(APT)区

22 外延半导体层

24 垫氧化层

26、40、42、68 硬式掩模层

28 沟槽

30 半导体条形体

32 浅沟槽隔离(STI)区

34 半导体鳍部

36 虚置栅极介电层