[发明专利]处理器及操作处理器的方法

说明书

提供一种处理器及操作处理器的方法。用于操作处理器的方法包括：进行从指令高速缓存阵列和行缓冲器阵列开始的连续读取周期，其包括提供多个循序存储器地址；检测行缓冲器阵列中的读取命中；以及在进行连续读取周期期间进行零时钟提交。零时钟提交包括：将指令高速缓存阵列从读取周期切换到写入周期并持续一个周期；选择行缓冲器，并提供所选择的行缓冲器中所存储的高速缓存行以存储到指令高速缓存阵列中存储在所选择的行缓冲器中的地址处；以及在零时钟提交期间使提供至指令高速缓存阵列的循序存储器地址旁路。如果被旁路的地址未命中行缓冲器阵列，则可以以轻微罚时重新执行被旁路的地址，其中零时钟提交节省的时间超过该罚时。

(本申请是申请日为2017年11月13日、申请号为201711115588.5、发明名称为“提交高速缓存行的方法和指令高速缓存”的中国发明专利申请的分案申请。)

技术领域

本发明一般涉及处理器性能，更具体地涉及进行零时钟提交(zero clockretire)的指令高速缓存(icache)，其中在零时钟提交期间，将存储在响应缓冲器中的高速缓存行在不插入时间延迟的情况下写入icache阵列中。

背景技术

为了提高性能和效率，处理器通常包括一个以上级别的高速缓冲存储器，其中该高速缓冲存储器在本地存储从外部存储器中取得的信息以供处理电路更快速地访问。本文使用的术语“处理器”指代任意类型的处理单元，包括微处理器、中央处理单元(CPU)、一个或多个处理核和微控制器等。本文所使用的术语“处理器”还包括任意类型的处理器配置，诸如集成在芯片或集成电路(IC)上的处理单元等，这些处理单元包括内置于芯片系统(SOC)等的处理单元。在处理器从外部系统存储器请求的信息位于内部高速缓存中且引起高速缓存命中的情况下，将以减小的等待时间(latency)取得该信息，否则发生高速缓存未命中，并且从与内部高速缓冲存储器相比具有更长的等待时间的更高的高速缓存级和/或系统存储器中取得该信息。随着处理继续且随着内部处理器高速缓存被填充，高速缓存命中的百分比增加，从而提高了总体的处理器性能。

处理器可以包括不同类型的高速缓存，包括指令高速缓存(icache)、数据高速缓存(dcache)、(用于存储数据和指令的)统一高速缓存、转译后备缓冲器(TLB)等。icache用于存储从系统存储器中取得的包括通过处理器来执行的指令的高速缓存行。icache是更小且更快速的用以实现期望速度和性能的第1级(level-1)(L1)高速缓存。icache可以使用自定义静态随机存取存储器(SRAM)阵列来实现。由于高速缓存阵列的物理尺寸在实现额外端口时基本上会增加，因此通常仅使用一个读取/写入(R/W)端口来实现icache以降低icache的物理尺寸。物理上较小的高速缓存阵列还降低功耗且促进满足定时参数的能力。

在诸如icache等的高速缓存阵列为单端口的高速缓存系统中，在给定周期中只发生一次读取或写入。在诸如icache等的高速缓存读取为关键性能的系统中，并不期望中断读取流来进行写入。icache通常包括相对少量的行填充缓冲器，这里称为响应缓冲器。当在icache中发生未命中时，分配响应缓冲器并且从系统存储器或诸如第2级(L2)统一高速缓存等的更高的高速缓存级中取得高速缓存行，并且将取得的高速缓存行存储在分配的响应缓冲器中。响应缓冲器中的有效信息必须最终“提交(retire)”，其中在“提交”中，将这些信息移动至icache数据阵列以供将来访问。在常规的单端口icache配置中，各响应缓冲器必须中断icache内的循序地址读取操作以将信息写入icache阵列中。各提交中断将定时延迟插入到icache的提取流中，使得性能随时间的经过而显著降低。

发明内容