[发明专利]一种ESD保护结构

说明书

本发明提供一种ESD保护结构，包括：第一NMOS管，其栅极接一低压电源端；第二NMOS管，其栅极和源极接地，漏极接所述第一NMOS管的源极；以及至少一个二极管，串联在一高压输入端与所述第一NMOS管的漏极之间。本发明通过将现有单个NMOS改成串联NMOS，同时集成二极管，从而对于高压PAD可以得到和普通低压NMOS相近的ESD保护性能，大大提高了其ESD保护能力，同时低压NMOS的栅极又不会因为一直工作在高压下而发生失效。

技术领域

本发明涉及集成电路领域，尤其涉及一种ESD保护结构。

背景技术

静电保护(ESD)是集成电路(IC)设计中的重要环节，随着工艺越来越先进，尤其是在新型的SOI(Silicon-On-Insulator，绝缘体硅片)工艺中，由于埋氧层(BOX)的存在，顶层硅(Si)厚度相比传统CMOS工艺要薄很多，而ESD电流通常又非常大，这就使得ESD电流更加难以泄放，同时电流趋于集中使得散热问题更为严重，因此器件更容易被烧毁，导致其ESD保护能力成为一大瓶颈。

如图1所示，为常用Gate-Ground NMOS(简称GGNMOS)的静电保护电路，通常GGNMOS由于需要较大尺寸，常采用多指并联结构(图中以两指并联为例)。其中，图2为PD-SOI(部分耗尽SOI)工艺下的GGNMOS剖示图，其包括埋氧层1'、P阱区2'、源极3'、漏极'4和栅极5'，且栅极5'和源极3'短接到地GND，漏极4'接到焊盘PAD(即输入端)上。当有正的ESD脉冲加到PAD时，漏极(N+)-P阱-源级(N+)形成的寄生三极管NPN导通放电。

众所周知，在同一工艺中通常存在两种器件，分别是低压器件(LV device)和高压器件(HV device)。其中，低压NMOS和高压NMOS的漏/源级都是N型重掺杂区，两者通常采用完全相同工艺条件(离子注入浓度相同、深度相同)，换句话说，低压NMOS与高压NMOS的漏/源极通常是一样的，不同的是，低压NMOS的栅、P阱、NLDD、PHALO都是低压的，而高压NMOS的栅、P阱、NLDD、PHALO都是高压的。以0.13umSOI工艺为例，有低压1.2V器件(LV)和高压3.3V器件(HV)两种，通常会用低压器件作为ESD保护结构去保护对应的低压电路，而用高压器件作为ESD保护结构去保护对应的高压电路。例如，对于一个正常工作在3.3V的PAD，则采用3.3V的NMOS做ESD保护。

图3为低压NMOS和高压NMOS的ESD性能对比图，其中虚线对应低压NMOS(低压例如是范围为1V～1.8V的电压)，实线对应高压NMOS(，高压例如是范围为2.5V～5V的电压)。A(A’)、B(B’)、C(C’)分别是触发点、保持点、二次击穿点。可见，高压NMOS的触发电压(A点电压)比较高(因为触发电压主要有两方面的贡献，一方面由漏极-P阱的反向击穿电压决定，而低压NMOS与高压NMOS的漏极通常是一样的，但是P阱不一样，低压P阱掺杂更浓。反向击穿电压越低，相同ESD电压下的漏极-P阱的漏电流越大，则ESDNMOS越容易被触发。另一方面，ESD现象发生时，由于栅极与漏极之间存在耦合电容，栅极会被耦合到一定的电压使得NMOS沟道弱导通，从而加大漏极-P阱的漏电流，使得ESD NMOS更容易被触发)。高压NMOS的二次击穿电流(C点电流)小、二次击穿电压(C点电压)也低于触发电压(A点电压)。因而，在使用多指并联结构(multi-finger)的高压NMOS实现ESD保护时，很容易发生部分NMOS的寄生BJT先行导通泄放ESD电流，而一旦发生部分导通，电压就会迅速降低(如图A点到B点所示)，然后随着电流增加，电压重新增大，不过直到C点发生二次击穿，电压也不足以让其余未导通的寄生BJT导通放电，所以高压NMOS的ESD保护能力比低压NMOS差很多。因此，对于图1所示的ESD保护电路，当NMOS为低压NMOS用于低压电路时能实现较好的ESD保护，当NMOS为高压NMOS用于高压电路时则ESD保护能力较差。

发明内容

针对上述现有技术的不足，本发明提供一种ESD保护结构，以使其在用于高压电路时也能实现较好的ESD保护功能。