[发明专利]一种低损耗、巨介电CCTO陶瓷材料及其制备方法

说明书

本发明公开了一种低损耗、巨介电CCTO陶瓷材料及其制备方法，属于先进介电陶瓷材料技术领域。本发明的低损耗、巨介电CCTO陶瓷材料，其特征在于，包括以下重量份的组分：钙盐0.62～1.48份，铜盐或者铜的氧化物1.34～4.54份，二氧化钛1.5～2.5份，石墨烯0.012～0.15份，纳米P型半导体0.02～0.06份和粘合剂0.1‑0.5份。本发明得到的经石墨烯、纳米P型半导体混合掺杂的CCTO介电陶瓷具有更细小而均匀的晶粒，介电常数提高，最重要的是介电损耗显著下降，综合介电性能得到显著提高。本发明中所用到的工艺为传统固相合成工艺，工艺过程及设备简单，工艺成本低，易于实现规模化生产。

技术领域

本发明涉及先进介电陶瓷材料技术领域，具体涉及一种低损耗、巨介电CCTO陶瓷材料及其制备方法。

背景技术

随着电子通信技术的进步，电子整机的集成化、高速化发展对所用元器件在小型化、片式化、高品质因数方面的要求进一步提高。高频电容小型化、多层片式集成化成为元器件发展趋势。具有超高介电常数的电子陶瓷材料对电容元件的小型化、集成化有重要意义。

CaCu₃Ti₄O₁₂(简写为CCTO)化合物具有巨介电常数(ε≈104-105)，特别是在室温附近很宽的温区内介电常数值基本保持不变，在高密度能量存储、压敏器件、高密度电容器等集成电子领域体现出广阔的应用前景。CCTO陶瓷是由几微米-几十微米的半导体晶粒及纳米级厚度的绝缘晶界构成。正是内部晶界阻挡绝缘层微电容导致CCTO的巨介电常数。

CCTO介电陶瓷在使用中面临的最大问题是介电损耗过大。因此设法降低CCTO陶瓷的介电损耗是开发出具有应用价值CCTO巨介电陶瓷材料的关键。CCTO介电损耗来源于晶粒内部的电子位移极化以及晶界层的隧穿电流。目前已达成共识的降损耗的方法有以下两种途径：(1)控制烧结过程中的晶粒长大，减小晶粒尺寸；(2)提高晶界层绝缘性，增加晶界层厚度，提高晶界结晶质量。

为了实现上述效果，文献报道中多采用如Mg、Sr、Co、Cr、Sm、Zn、Al等具有晶粒细化作用的单一或多种元素进行掺杂，来抑制晶粒长大，同时采用掺杂玻璃相减小界面缺陷和提高烧结致密度。

但是目前为止，在制备高介电常数、低介电损耗CCTO陶瓷材料中依然存在以下问题：(1)采用痕量掺杂可以有效减小晶粒尺寸的同时，CCTO过薄的晶界阻挡层被保持，容易产生隧穿导电，损耗难以降低；(2)掺杂过量的高绝缘相陶瓷能够形成高绝缘晶界阻挡层，但是晶界过厚，导致整体介电常数降低太多，失去了CCTO巨介电特性的优势。

因此CCTO的产业化应用迫切需要研究开发更加有效的途径，可同时获得具有高介电常数、低介电损耗的CCTO电子陶瓷。

发明内容

本发明的目的在于提供一种低损耗、巨介电CCTO陶瓷材料及其制备方法，以解决现有CCTO电子陶瓷不能同时兼具巨介电常数和低介电损耗的问题。

本发明解决上述技术问题的技术方案如下：

一种低损耗、巨介电CCTO陶瓷材料，包括以下重量份的组分：

钙盐0.62～1.48份，铜盐或者铜的氧化物1.34～4.54份，二氧化钛1.5～2.5份，石墨烯0.012～0.15份，纳米P型半导体0.02～0.06份和粘合剂0.1-0.5份。

本发明在制备CCTO陶瓷原料中加入石墨烯和纳米P型半导体共掺杂，有效的解决了兼具巨介电常数和低介电损耗的CCTO巨介陶瓷材料开发技术难题。