[发明专利]一种全并行高吞吐量LDPC译码方法

说明书

本发明公开了一种全并行高吞吐量LDPC译码方法，包含以下过程：步骤1、将从信道中接收的信息进行量化后进行存储，用于后续的变量节点更新；步骤2、进行变量节点的更新；步骤3、进行校验节点的更新；步骤4、当变量节点信息和校验节点信息更新后，完成第一次更新迭代计算，再进行多次更新迭代，变量节点更新值的符号得到译码输出。本发明可使得译码算法的总时钟数减小，提高信息传输的吞吐量，改善通信系统误码性能，同时减少译码算法FPGA实现过程中整体资源的使用率，以此实现全并行译码结构。

技术领域

本发明涉及数字通信领域，特别涉及一种全并行高吞吐量的LDPC译码方法。

背景技术

对于无线通信而言，终端设备一般具有体积小、携带方便、能耗低的特点。无线设备的续航能力正日益为人们所重视，因此如何降低上行通信中的发射功率和下行通信中的接收功率就成了人们当务之急，降低发射功率带来的必然结果是降低接收机的信噪比，使得接收变得异常困难，而因为LDPC(Low Density Parity Check Code，低密度奇偶校验码)能在接近于香农极限的性噪比条件下正常工作，因此它能够得到广泛的认可。现阶段，信息时代的到来促使无线通信的快速发展。为了满足人们日益增长的文化娱乐需求，WIFI联盟提出了无线吉比特通信标准IEEE802.11ad，它具有高速率、高容量、低延迟、低功耗等特点。802.11ad标准使用60GHz频谱资源丰富的频段，支持两种调制方案，OFDM方案允许的最大传输速率7Gb/s，单载波方案支持的传输速率最高4.6Gb/s。面对通信系统传输速率的不断提高，高效的LDPC编解码实现方法也越来越成为研究的重点。

现有的文献对高吞吐量LDPC码编码构造方法进行了研究。文献1(易旭，杜昊阳，LDPC码的研究进展和应用展望[J].通信技术，2016,1(49):1-6.)给出了多种标准和场景下的LDPC码的应用，其中一种通过应用高效的比较技术和自动多层处理流程实现高效译码器的吞吐量达到了5.13Gb/s，此外，高效多进制半随机译码器设计设计方法(168，84)规则(2，4)NB－LDPC over GF(16)码在时钟速率286MHz的情况下，吞吐量达到了1.13Gb/s。文献2(王英喆，王振宇，严伟，时广轶等.高吞吐率LDPC码编译码器的FPGA实现[J].微电子学与计算机，2015,11(32):97-100)对比了生成矩阵的不同存储方式以优化编码结构译码算法选用改进的最小和算法，并以移位寄存器作为编译码器基本单元实现了在时钟速率150MHz的情况下，吞吐量达到1.26Gb/s。

专利1(一种基于多进制LDPC码的高速译码器及其译码方法，CN201710149925.6，2017)提供了一种基于层级全并行的多进制LDPC码的译码器架构，该方法在TSMC 90nm的CMOS工艺下，频率207.04MHz条件下，逻辑门数量为4.54M，在最大迭代次数为10次时，吞吐量为21.66Gbps。该方法吞吐率较高，但占用逻辑资源较多，不利于在FPGA实现的场合。专利2(通用型高速LDPC码编码方法及编码器，CN201611136149.8，2016)提出了一种基于优化的高斯消元算法的编码方法，该方法在FPGA上可以以270MHz时钟频率工作，吞吐量达到15.1Gbps，但是该方法只给出了编码实现，未给出解码方法。专利3(一种基于FPGA的高速自适应DVB-S2LDPC译码器及译码方法，CN201610955524.5，2016)提供了多码率兼容译码方法，该方法在XC7VX485T上最大吞吐率可达5Gbps,资源消耗为67％，但该方法在资源和吞吐量上仍未能达到最大优化。

发明内容

本发明的目的是提供一种全并行高吞吐量的LDPC译码方法，其为了克服现有技术中存在的不足，以(2048，1723)RS-LDPC码为例(RS-LDPC码是LDPC码的一种码型)，在2bit量化的基础上使用改进的最小和算法，使得译码算法的总时钟数减小，提高信息传输的吞吐量，改善通信系统误码性能，同时减少译码算法FPGA实现过程中整体资源的使用率，以此实现全并行译码结构。