[发明专利]一种SRAM的辅助电路

权利要求书

1.一种SRAM的辅助电路，所述SRAM包括存储单元阵列、字线以及时钟信号线，所述字线连接至所述存储单元阵列，适于响应于所述时钟信号线的时钟信号产生字线信号，以选中所述存储单元阵列中的存储单元，其特征在于，所述辅助电路包括：

字线电压降低单元，适于降低所述字线信号的电压值；以及

字线电压抬升单元，与所述字线电压降低单元耦接，适于响应于所述字线信号，减少所述字线电压降低单元对所述字线信号的电压值的降低量。

2.根据权利要求1所述的SRAM的辅助电路，其特征在于，所述字线电压降低单元包括多个分压子单元，所述分压子单元处于使能状态时，降低所述字线信号的电压值。

3.根据权利要求2所述的SRAM的辅助电路，其特征在于，所述SRAM还包括：耦接至所述字线的字线电源线，所述字线信号的电压值跟随所述字线电源线的电压值变化；所述分压子单元连接至所述字线电源线，且在处于使能状态时，对所述字线电源线分压，降低所述字线电源线的电压值，以降低所述字线信号的电压值。

4.根据权利要求3所述的SRAM的辅助电路，其特征在于，所述分压子单元包括：第一PMOS管，所述第一PMOS管的栅极连接至所述字线电压抬升单元，所述第一PMOS管的源极连接至所述字线电源线，所述第一PMOS管的漏极接地，且所述第一PMOS管处于打开状态时，所述分压子单元处于使能状态。

5.根据权利要求2所述的SRAM的辅助电路，其特征在于，所述分压子单元连接至所述字线，所述分压子单元处于使能状态时，对所述字线分压，降低所述字线信号的电压值。

6.根据权利要求5所述的SRAM的辅助电路，其特征在于，所述分压子单元包括：第二PMOS管，所述第二PMOS管的栅极连接至所述字线电压抬升单元，所述第二PMOS管的源极连接至所述字线，所述第二PMOS管的漏极接地，所述第二PMOS管处于打开状态时，所述分压子单元处于使能状态。

7.根据权利要求2所述的SRAM的辅助电路，其特征在于，所述字线电压抬升单元，适于逐步关断所述多个分压子单元，以逐步阶跃式抬升所述字线信号的电压值。

8.根据权利要求7所述的SRAM的辅助电路，其特征在于，所述字线电压抬升单元包括：

初始控制信号生成子单元，适于响应于所述字线信号，生成初始控制信号；

抬升顺序控制子单元，适于根据所述初始控制信号，生成与所述分压子单元数量一致的分控制信号，所述分控制信号分别输入至所述多个分压子单元。

9.根据权利要求8所述的SRAM的辅助电路，其特征在于，所述初始控制信号的电压值按预设速率随时间变化。

10.根据权利要求9所述的SRAM的辅助电路，其特征在于，所述初始控制信号生成子单元包括一个或多个漏电通路，所述漏电通路连通参考电压线和地，所述参考电压线的电压信号作为所述初始控制信号，处于使能状态的漏电通路的数量越多，所述初始控制信号的电压值随时间变化的速率越大。

11.根据权利要求10所述的SRAM的辅助电路，其特征在于，所述漏电通路包括：第一NMOS管以及第二NMOS管；其中，

所述第一NMOS管的栅极接收所述字线信号，所述第一NMOS管的漏极连接至所述参考电压线；

所述第二NMOS管的栅极接入漏电通路数量控制信号，所述第二NMOS管的漏极连接至所述第一NMOS管的源极，所述第二NMOS管的源极接地。

12.根据权利要求10所述的SRAM的辅助电路，其特征在于，所述初始控制信号生成子单元还包括预充电模块，所述预充电模块连接至所述参考电压线，适于在所述漏电通路关断时对所述参考电压线充电。